特許
J-GLOBAL ID：200903040152265872

不揮発性半導体メモリ

発明者：
池橋 民雄

池橋 民雄 について

, 
二山 拓也

二山 拓也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-227670
公開番号（公開出願番号）：特開2002-043444
出願日： 2000年07月27日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 高速読み出しを可能とした3Tr方式の不揮発性半導体メモリを提供する。【解決手段】 電気的書き換え可能な不揮発性メモリトランジスタMTのドレインが選択トランジスタST0を介してビット線BLに接続され、ソースが選択トランジスタST1を介して共通ソース線SSに接続されてメモリセルユニットが構成される。同一行の選択トランジスタST0,ST1のゲートは選択ゲート線SL0,SL1に共通接続される。同一行のメモリトランジスタMTの制御ゲートはワード線WLに共通接続される。選択ゲート線SL0,SL1には平行にこれらより低抵抗の短絡用配線11,12が配設される。短絡用配線11,12は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域13において選択ゲート線SL0,SL1に短絡させる。共通ソース線SSを行方向に短絡する短絡用配線14は、これに挟まれた領域で読み出し時に選択状態になるメモリセル数が一つ1以下となるように列方向に所定間隔をおいて配設される。
請求項（抜粋）：
電気的書き換え可能な不揮発性メモリトランジスタのドレインが第1の選択トランジスタを介してビット線に接続され、ソースが第2の選択トランジスタを介して共通ソース線に接続されたメモリセルユニットが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の第1の選択トランジスタのゲートが共通接続された第1の選択ゲート線と、前記メモリセルアレイの同一行の第2の選択トランジスタのゲートが共通接続された第2の選択ゲート線と、前記メモリセルアレイの同一行の不揮発性メモリトランジスタの制御ゲートが共通接続されたワード線と、前記第1の選択ゲート線と平行に配設された第1の選択ゲート線より低抵抗の第1の短絡用配線と、前記メモリセルアレイの列方向に所定間隔をおいて前記第1の短絡用配線を前記第1の選択ゲート線に短絡させた配線短絡領域と、を有することを特徴とする不揮発性半導体メモリ。
IPC (5件)：
H01L 21/8247 ,  H01L 27/115 ,  G11C 16/04 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 434 ,  G11C 17/00 623 A ,  H01L 29/78 371
Fターム (15件)：
5B025AA03 ,  5B025AB01 ,  5B025AC03 ,  5B025AD00 ,  5B025AE05 ,  5B025AE08 ,  5F001AA01 ,  5F001AA05 ,  5F001AB02 ,  5F001AD52 ,  5F001AD61 ,  5F083GA02 ,  5F083KA02 ,  5F083KA13 ,  5F083NA08
引用特許：
審査官引用 (4件)
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