特許
J-GLOBAL ID：200903040310201798

半導体装置、その製造方法およびエッチング方法

発明者：
布川 満次

布川 満次 について

, 
佐藤 裕

佐藤 裕 について


出願人/特許権者：
富士通カンタムデバイス株式会社

富士通カンタムデバイス株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-069043
公開番号（公開出願番号）：特開平11-274409
出願日： 1998年03月18日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 キャパシタを有する化合物半導体装置において、化合物半導体基板上のキャパシタに接続するコンタクトホールの深さが下側電極と上側電極とで略等しくなるように構成する。【解決手段】 化合物半導体基板上にエッチングにより凹部を形成し、キャパシタをかかる凹部に、下側電極が前記凹部の外側まで延在するように形成する。
請求項（抜粋）：
基板と、前記基板上に形成されたキャパシタとを備えた半導体装置において、前記キャパシタは、前記基板上第1の高さレベルに形成された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とよりなり、前記下部電極は、前記第1の高さレベルよりも上の第2の高さレベルにまで延在することを特徴とする半導体装置。
IPC (4件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/306 ,  H01L 27/095
FI (3件)：
H01L 27/04 C ,  H01L 21/306 Q ,  H01L 29/80 E
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM