特許
J-GLOBAL ID：200903040578089516

半導体装置およびその製造方法

発明者：
堀川 貢弘

堀川 貢弘 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平11-172212
公開番号（公開出願番号）：特開2001-007302
出願日： 1999年06月18日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 メモリセルの拡散層のリーク電流を減少させる。【解決手段】 メモリセルの拡散層2がn型である半導体メモリであって、n型領域4を有している。n型領域4は、少なくとも素子分離酸化膜下のp型ウェル3の直下に形成されたものであり、n型領域4の濃度は、前記n型拡散層2の濃度よりも大きく設定されている。このn型領域4がゲッタリング層となり、メモリセルのリーク電流を低減する。
請求項（抜粋）：
メモリセルの拡散層がn型である半導体メモリであって、n型領域を有し、n型領域は、少なくとも素子分離領域となる酸化膜下のp型ウェルの直下に形成されたものであり、n型領域の濃度は、前記n型拡散層の濃度よりも低くないことを特徴とする半導体メモリ。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/76
FI (2件)：
H01L 27/10 621 B ,  H01L 21/76 E
Fターム (19件)：
5F032AA34 ,  5F032BA08 ,  5F032BB03 ,  5F032CA01 ,  5F032CA03 ,  5F032CA17 ,  5F032DA44 ,  5F032DA60 ,  5F032DA78 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083GA06 ,  5F083HA01 ,  5F083HA07 ,  5F083NA01 ,  5F083PR33 ,  5F083PR36 ,  5F083PR40
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
  • 特開平3-038044
  • 特開平2-306622
  • 半導体デバイスの三重ウェル形成方法
    公報種別：公開公報   出願番号：特願平9-019368   出願人：エルジイ・セミコン・カンパニイ・リミテッド
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