特許
J-GLOBAL ID：200903041249031201

半導体装置およびその製造方法

発明者：
大倉 康嗣

大倉 康嗣 について

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鈴木 幹昌

鈴木 幹昌 について

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百田 聖自

百田 聖自 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について

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富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (3件)： 伊藤 洋二 ,  三浦 高広 ,  水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2005-319566
公開番号（公開出願番号）：特開2007-129025
出願日： 2005年11月02日
公開日（公表日）： 2007年05月24日
要約：
【課題】半導体素子と共にサブデバイスを形成する際、トレンチの壁面とゲート電極との間に、サブデバイスのための材料を残さないようにする。【解決手段】半導体ウェハ100、ゲート絶縁膜8、およびゲート電極9上にエッチストップ酸化膜20を形成し(図5(a))、エッチストップ酸化膜20上にポリシリコン層21を形成する(図5(b))。そして、ポリシリコン層21のうち、半導体デバイスとなる部分のみが残されるように、半導体ウェハ100上のポリシリコン層21をエッチングし、エッチストップ酸化膜20をウェットエッチングによって除去し(図5(c))、半導体ウェハ100上、ゲート絶縁膜8上、およびゲート電極9上にイオン注入のためのスルー酸化膜10を形成した後(図5(e))、スルー酸化膜10上に層間絶縁膜11を形成する(図5(f))。【選択図】図5
請求項（抜粋）：
半導体ウェハ(100)にトレンチ(7)が形成され、このトレンチ内にゲート絶縁膜(8)およびゲート電極(9)が形成されたトレンチゲート構造を有する半導体素子が備えられたメインデバイス部(1a)と、前記半導体ウェハ上にポリシリコン層(21)により形成された半導体デバイス(14)が備えられたサブデバイス部(1b)と、を有する半導体装置の製造方法であって、 前記半導体ウェハ上および前記トレンチの壁面にゲート絶縁膜(8)を形成すると共に前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、 前記ゲート電極のうち、前記トレンチ内および配線として必要になる部分のみが残るように、前記ゲート電極をエッチングする工程と、 前記半導体ウェハ上のゲート絶縁膜、前記トレンチ側面のゲート絶縁膜、および前記ゲート電極上にエッチストップ層(20)を形成する工程と、 前記エッチストップ層上に前記ポリシリコン層を形成する工程と、 前記ポリシリコン層のうち、前記半導体デバイスとなる部分のみが残されるように、前記半導体ウェハ上の前記ポリシリコン層をエッチングする工程と、 前記半導体ウェハ上のゲート絶縁膜および前記エッチストップ層をウェットエッチングによって除去する工程と、 前記エッチストップ層を除去した後、前記半導体ウェハ上、および前記ゲート電極上にイオン注入のためのスルー酸化膜(10)を形成する工程と、 前記イオン注入の後、前記スルー酸化膜上に層間絶縁膜(11)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/823 ,  H01L 27/06 ,  H01L 21/824 ,  H01L 27/088
FI (3件)：
H01L27/06 102A ,  H01L27/06 321A ,  H01L27/08 102E
Fターム (18件)：
5F048AC01 ,  5F048AC07 ,  5F048AC10 ,  5F048BA03 ,  5F048BA04 ,  5F048BA07 ,  5F048BB02 ,  5F048BB05 ,  5F048BB19 ,  5F048BB20 ,  5F048BC02 ,  5F048BC03 ,  5F048BC12 ,  5F048BD07 ,  5F048BF02 ,  5F048BF16 ,  5F048CA03 ,  5F048CB07
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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