特許
J-GLOBAL ID：200903079997860960
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-205883
公開番号（公開出願番号）：特開2004-047896
出願日： 2002年07月15日
公開日（公表日）： 2004年02月12日
要約：
【課題】ゲートしきい値電圧を所定の値に設定でき、ゲートしきい値電圧のばらつきも小さくできて、ゲート耐圧特性の信頼性を高くできる半導体装置およびその製造方法を提供すること。【解決手段】異方性エッチングを用いて、ゲート絶縁膜7をトレンチ溝3の側壁全面に残すことで、トレンチ溝3の開口部からpベース領域2への不純物11のイオン注入10を防止する。側壁からのイオン注入が防止されることで、nベース領域の拡散深さを所定の値とすることができる。また拡散深さのばらつきも小さくなる。その結果、ゲートしきい値電圧を所定の値に設定できて、また、ばらつきも小さくできる。また、ゲート絶縁膜が側壁全面を被覆しているため、ゲート耐圧特性の信頼性も向上できる。【選択図】 図7
請求項（抜粋）：
第1導電形の半導体基板の第1主面の表面層に形成される第2導電形の第1半導体領域と、前記第1主面の表面から前記第1半導体領域を貫通し、前記半導体基板に達して形成されるトレンチ溝と、該トレンチ溝の側壁面と底面とを被覆して形成されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ溝に形成されるゲート電極層と、前記トレンチ溝と接し、前記第1半導体領域の表面層に選択的に形成される第1導電形の第2半導体領域と、該第2半導体領域上と前記第1半導体領域上とに形成される第1主電極と、前記半導体基板の第2主面側に形成される第2主電極とを具備する半導体装置において、
前記ゲート電極層の表面の高さが、前記第2半導体領域の表面の高さと同一か、もしくは高く、前記ゲート絶縁膜の上端部の高さが、前記第2半導体領域の表面の高さと同一であることを特徴とする半導体装置。
IPC (1件)：
FI (2件)：
H01L29/78 652B
, H01L29/78 653C
