半導体集積回路装置及び当該装置の製造方法

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出願人/特許権者：
代理人 (1件)：薄田利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-280957
公開番号（公開出願番号）：特開平9-129844
出願日： 1995年10月27日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】工程数の増加を招くことなく段差の問題を回避することができる新規のメモリセル構造を提供すること。また、同一基板内の製造工程の共通部分を増大させる装置構造を提供すること。更に、工程数を増加せずに環境障害への対策を施すことが可能な装置構造を提供すること。【解決手段】キャパシタを複数の金属配線層の最上層に形成したメモリセル構造を採用する。前記キャパシタは、前記最上層の下の少なくとも一の金属配線層に形成した誘電体膜、ストレージノード及びプレート電極からなる補助キャパシタが接続されていることが望ましい。また、キャパシタのプレート電極でチップを被うことが望ましい。

請求項（抜粋）：

1個のゲート電極及び2個の拡散層(ドレイン領域及びソース領域)からなるMOS型電界効果トランジスタと、ストレージノードとプレート電極との間に誘電体膜を介在させてなる電荷蓄積用キャパシタとを組み合わせることによって構成した複数個のメモリセルを半導体基板上にマトリックス状に配列し、所定の外部回路から個々のメモリセルに対する配線(例えばワード線、ビット線、プレート電極配線等)及び個々のメモリセルの内部配線(例えば前記トランジスタと前記キャパシタとの間の配線等)を複数の金属配線層内に区分して配設してなる半導体集積回路装置において、前記キャパシタは、前記複数の金属配線層の最上層に形成されていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 21/3205 , H01L 21/768

FI (5件)：

H01L 27/10 621 C , H01L 21/88 K , H01L 21/90 A , H01L 27/10 681 F , H01L 27/10 681 B

引用特許：

審査官引用 (4件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平4-324208 出願人：松下電器産業株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平3-204914 出願人：三洋電機株式会社
半導体装置の製法
公報種別：公開公報出願番号：特願平5-239982 出願人：ソニー株式会社

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