特許
J-GLOBAL ID：200903042119432197

半導体装置及びその製造方法

発明者：
上沢 兼一

上沢 兼一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-196190
公開番号（公開出願番号）：特開平10-041506
出願日： 1996年07月25日
公開日（公表日）： 1998年02月13日
要約：
【要約】【課題】 MOS型電界効果トランジスタ(MOSFET)において、ゲート二酸化シリコン膜のゲート長方向の端部において局所的に生じる劣化が原因である、信頼性の低下を抑制し、同時にMOSFETの性能低下をも抑制する。【解決手段】 シリコン基板11上に、ゲート二酸化シリコン膜12とゲート電極13がパターニングされており、該膜12のゲート長方向の端部のみに、シリコンとの結合エネルギーが水素に比べ大なる前記二酸化シリコン膜構成元素以外の元素、例えば窒素を含有する領域14を形成する。
請求項（抜粋）：
半導体基板上に少なくともゲート二酸化シリコン膜を有する半導体装置において、該ゲート二酸化シリコン膜のゲート長方向の少なくとも一端部のみに、シリコンとの結合エネルギーが水素に比べ大なる前記二酸化シリコン膜構成元素以外の元素を含有することを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/318 ,  H01L 21/336
FI (3件)：
H01L 29/78 301 G ,  H01L 21/318 C ,  H01L 29/78 301 P
引用特許：
審査官引用 (4件)
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