特許
J-GLOBAL ID：200903076279834757

半導体装置とその製造方法

発明者：
古川 彰彦

古川 彰彦 について

, 
阿部 雄次

阿部 雄次 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 大岩 増雄
公報種別：公開公報
出願番号（国際出願番号）：特願平6-319686
公開番号（公開出願番号）：特開平8-181309
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】 MOS型半導体素子のゲート電極エッジ部での電界変調、及びゲート絶縁膜の劣化を減少させることにより素子の信頼性向上を計る。【構成】 シリコン基板1にゲートシリコン酸化膜7、ポリシリコンゲート電極8を形成し、写真製版により所望のゲート長を得、次いでウェットエッチング等によりゲートシリコン酸化膜7を細らせる。次に高誘電率膜18を堆積させ、ゲートシリコン酸化膜7を細らせた部分のポリシリコンゲート電極8下に埋め込み、横方向(ソースからドレインに向かう方向)に高誘電率膜18、シリコン酸化膜7、高誘電率膜18からなるゲート絶縁膜が形成される。【効果】 ゲート電極を仮想的に下向きの凹型構造とすることにより、ショートチャンネル効果に強い素子が作成でき、工程数の増加もほとんどない。
請求項（抜粋）：
基板の主表面上に、ゲート絶縁膜を介してゲート電極を形成する半導体装置において、基板の主表面に平行な方向に、誘電率の異なる複数の層よりなるゲート絶縁膜を備えたことを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/43
FI (2件)：
H01L 29/78 301 G ,  H01L 29/62 Z
引用特許：
審査官引用 (21件)
  • 特開昭61-183969
  • 特開昭61-183969
  • 特開昭63-044766
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