特許
J-GLOBAL ID：200903042193976131

半導体装置およびその製造方法

発明者：
廣井 政幸

廣井 政幸 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 宮本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2000-250873
公開番号（公開出願番号）：特開2002-064140
出願日： 2000年08月22日
公開日（公表日）： 2002年02月28日
要約：
【要約】【課題】微細な多層配線において、上下層との接続抵抗を低減して遅延を抑制し、高いEM耐性を保持しつつ、パターニングにおける位置ずれが生じても配線材の周囲に対する拡散の防止が保証される信頼性の高い半導体装置及びその製造方法の提供。【解決手段】あらかじめ下層の配線材1以外の絶縁膜2上面にバリア膜9を形成し、その上に全表面を覆うバリア膜4を成膜する。その後、絶縁膜5、バリア膜10を順次成膜、加工して溝又は孔を形成し、溝もしくは孔を被覆するようにバリア膜6を成膜後、異方性エッチングによって溝もしくは孔の側壁以外のバリア膜6を除去して下層との接続口を形成し、配線材7を成膜する。その後、配線材の余剰部分をCMPで除去し、表面を覆うバリア膜8を成膜する。その結果、上下層との電気的接続部にバリア膜を介さず、電気的接続部を除いた当該配線層の配線材の周囲が全てバリア膜で覆われることによって配線材の外部への拡散が防止された配線構造をもつ半導体装置が形成される。
請求項（抜粋）：
半導体素子が形成された基板上に、絶縁体膜を堆積した後、前記絶縁体膜に溝又は孔を形成し、前記溝又は孔の内部に配線材となる導体を充填して配線層を形成する工程を繰り返し、前記配線層を積層する半導体装置の製造方法において、所定の配線層下層に形成される配線層の前記導体を除く前記絶縁体膜上面に、配線材の拡散を防止する第1のバリア膜を形成する工程を具備することを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/90 B ,  H01L 21/90 D
Fターム (55件)：
5F033HH11 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM10 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP02 ,  5F033PP06 ,  5F033PP11 ,  5F033PP12 ,  5F033PP15 ,  5F033PP26 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ27 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ92 ,  5F033QQ98 ,  5F033RR01 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR08 ,  5F033RR21 ,  5F033RR29 ,  5F033SS15 ,  5F033SS21 ,  5F033TT07 ,  5F033TT08 ,  5F033XX05 ,  5F033XX09 ,  5F033XX28
引用特許：
審査官引用 (5件)
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