半導体記憶装置およびその製造方法、縦型MISFETの製造方法および縦型MISFET、半導体装置の製造方法および半導体装置

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出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-097210
公開番号（公開出願番号）：特開2004-128448
出願日： 2003年03月31日
公開日（公表日）： 2004年04月22日
要約：

【課題】セルサイズを縮小することのできるSRAMを提供する。【解決手段】駆動MISFETおよび転送MISFETの上部には、、縦型MISFETが形成されている。縦型MISFETは、下部半導体層(ドレイン)57、中間半導体層58、上部半導体層(ソース)59を積層した四角柱状の積層体(P1、P2)と、この積層体(P1、P2)の側壁にゲート絶縁膜63を介して形成されたゲート電極66とによって構成されている。縦型MISFETは、下部半導体層57がドレインを構成し、中間半導体層58が基板(チャネル領域)を構成し、上部半導体層59がソースを構成している。下部半導体層57、中間半導体層58、上部半導体層59の夫々は、シリコン膜で構成され、下部半導体層57および上部半導体層59はp型にドープされ、p型シリコン膜で構成される。【選択図】図3

請求項（抜粋）：

一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有する半導体記憶装置であって、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETは、半導体基板の主面に形成され、前記第1および第2縦型MISFETは、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETのそれぞれよりも上部に形成され、前記第1縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1および第2縦型MISFETのそれぞれのソースは、前記第1および第2積層体よりも上部に形成された電源電圧線に電気的に接続されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L21/8244 , H01L27/11

FI (1件)：

H01L27/10 381

Fターム (31件)：

5F083BS05 , 5F083BS17 , 5F083BS27 , 5F083GA09 , 5F083JA02 , 5F083JA06 , 5F083JA19 , 5F083JA32 , 5F083JA33 , 5F083JA35 , 5F083JA37 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083JA56 , 5F083KA05 , 5F083KA15 , 5F083KA16 , 5F083MA05 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083NA01 , 5F083PR01 , 5F083PR03 , 5F083PR12 , 5F083PR21 , 5F083PR36 , 5F083PR39 , 5F083PR40 , 5F083ZA12

引用特許：

審査官引用 (6件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平5-345126 出願人：三菱電機株式会社
特開平1-265558
特開平4-176168

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