特許
J-GLOBAL ID：200903042236746526

不揮発性半導体記憶装置

発明者：
前田 高志

前田 高志 について

, 
岩田 佳久

岩田 佳久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-080526
公開番号（公開出願番号）：特開2009-238871
出願日： 2008年03月26日
公開日（公表日）： 2009年10月15日
要約：
【課題】動作の所要時間が短い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置1において、シリコン基板上に絶縁膜と導電膜13とを交互に積層させて積層体14を形成し、この積層体14に、積層方向に延びる複数の貫通ホールをマトリクス状に形成する。また、積層体14の上方には、ビット線BLと共に、シャント配線SLを設ける。そして、これらの複数の貫通ホールのうち、シャント配線SLの直下域に一列に配列された貫通ホールの内部には導電体ピラー16を埋設し、残りの貫通ホールの内部には半導体ピラー17を埋設する。導電体ピラー16は、金属又は低抵抗のシリコンによって形成し、その上端部をシャント配線SLに接続し、下端部をシリコン基板の上層部分に形成されたセルソースCSに接続する。【選択図】図1
請求項（抜粋）：
基板と、 前記基板の上層部分に形成された半導体領域と、 前記基板上に交互に積層され、積層方向に延びる複数の貫通ホールが前記積層方向から見てマトリクス状に形成されたそれぞれ複数の絶縁膜及び電極膜と、 前記複数の貫通ホールのうちの一部であって第1の方向に配列された貫通ホールの内部に埋設された導電体ピラーと、 残りの前記貫通ホールの内部に埋設され前記半導体領域に接続された半導体ピラーと、 前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記導電体ピラーに接続されたシャント配線と、 前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記半導体ピラーに接続されたビット配線と、 少なくとも前記半導体ピラーと一部の前記電極膜との間に設けられた電荷蓄積層と、 を備え、 前記導電体ピラーの抵抗率は、前記半導体ピラーの抵抗率よりも低いことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (20件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083ER22 ,  5F083GA02 ,  5F083GA10 ,  5F083JA04 ,  5F083JA33 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083KA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BB08 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BE07
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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