特許
J-GLOBAL ID：200903042355345700

積層型半導体装置のスタック構造

発明者：
清水 雅裕

清水 雅裕 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平10-246539
公開番号（公開出願番号）：特開2000-068445
出願日： 1998年08月18日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】 実装されるマザーボードに対する出力信号の出力タイミングのずれを小さくして、安定した動作を確保することのできる積層型半導体装置のスタック構造を提供することを目的とする。【解決手段】 最下層のインターポーザ2に、出力制御信号入力端子(4)と出力端子(4)とを設け、上下に位置する外部端子4間を電気的に接続することにより、前記出力制御信号入力端子から最上部に位置させられたインターポーザを経て各ベアチップ1へ至る制御信号伝搬路Aと、各ベアチップと出力端子とを最短距離で接続する出力信号伝搬路Bを形成してなる。
請求項（抜粋）：
ベアチップを、入出力端子を介してインターポーザに搭載してシングルモジュールを形成し、このシングルモジュールの複数を多層状に積層するとともに、それぞれのインターポーザに設けられた外部端子を介して相互に電気的に接続してなる積層型半導体装置のスタック構造であって、最下層のインターポーザに、各シングルモジュールに搭載されているベアチップへ出力制御信号を入力する出力制御信号入力端子と、各ベアチップから出力される出力信号を出力する出力端子とを設け、上下に位置する外部端子間を電気的に接続することにより、前記出力制御信号入力端子から最上層に位置させられたインターポーザを経て各ベアチップへ至る制御信号伝搬路と、各ベアチップと出力端子とを最短距離で接続する出力信号伝搬路を形成してなることを特徴とする積層型半導体装置のスタック構造。
IPC (5件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 25/10 ,  H01L 25/11
FI (2件)：
H01L 25/08 Z ,  H01L 25/14 Z
引用特許：
審査官引用 (4件)
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