強誘電体メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：滝本智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-317386
公開番号（公開出願番号）：特開平10-162589
出願日： 1996年11月28日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】強誘電体メモリ装置において、低消費電流、高速動作を実現する。【解決手段】ワード線駆動信号WDSとアドレス信号PDA00を入力とした論理回路のワード線駆動回路WD00で駆動されるワード線WL00に複数のメモリセル(MC000,MC001)が接続され、ワード線WL00とセルプレート駆動信号CPS0を入力とした論理回路のセルプレート駆動回路CPD00で駆動されるセルプレート線CP00に前記複数のメモリセル(MC000,MC001)が接続され、ワード線WL00とセルプレート駆動信号CPS1を入力とした論理回路のセルプレート駆動回路CPD01で駆動されるセルプレート線CP01で別のメモリセルに接続され、各セルプレート線は各セルプレート駆動回路で駆動される構成である。選択されたワード線に接続されたメモリセルのある部分のセルプレートを選択的に駆動し、低消費電流、高速動作を実現する。

請求項（抜粋）：

第1のワード線駆動回路から出力される第1のワード線信号、第1のセルプレート駆動回路から出力される第1のセルプレート線信号、前記第1のワード線信号をゲートとしたメモリセルトランジスタ、前記メモリセルトランジスタのドレインと前記第1のセルプレート線信号との間に接続された強誘電体キャパシタで構成され、前記第1のセルプレート駆動回路は、前記第1のワード線信号と第1のセルプレート駆動信号を入力信号とし、前記第1のワード線信号の選択期間のうちのある期間で前記第1のセルプレート線信号が選択される回路であることを特徴とする強誘電体メモリ装置。

IPC (8件)：

G11C 14/00 , G11C 11/22 , H01L 27/10 451 , H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (5件)：

G11C 11/34 352 A , G11C 11/22 , H01L 27/10 451 , H01L 27/10 681 C , H01L 29/78 371

引用特許：

審査官引用 (10件)

ワードオリエンテッドプロセッシングシステム
公報種別：公開公報出願番号：特願平6-000883 出願人：フィリップスエレクトロニクスネムローゼフェンノートシャップ
半導体記憶装置
公報種別：公開公報出願番号：特願平3-154785 出願人：川崎製鉄株式会社
強誘電体メモリ装置
公報種別：公開公報出願番号：特願平4-033648 出願人：富士通株式会社

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