特許

J-GLOBAL ID：200903043155242260

配線構造

発明者： 冨田 和朗 ,  橋本 圭司 ,  西岡 康隆 ,  松本 晋 ,  関口 満 ,  岩崎 晃久
出願人/特許権者： 株式会社ルネサステクノロジ ,  松下電器産業株式会社
代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2003-292166
公開番号（公開出願番号）：特開2005-064226
出願日： 2003年08月12日
公開日（公表日）： 2005年03月10日
要約：

【課題】 低誘電率膜内に孤立ビアを形成する際に、レジストポイゾニングの発生を抑制する。【解決手段】 基板1上に形成されたp-SiOC膜12内に、第1配線15と、第1ダミー配線15aを形成する。次に、p-SiOC膜22を形成し、p-SiOC膜22上にキャップ膜23を形成する。キャップ膜23及びp-SiOC膜22内に、第1配線15と接続するビア28と第2配線29とからなるデュアルダマシン配線を形成するとともに、孤立したビア28の周辺にダミービア28aを形成する。【選択図】 図2

請求項（抜粋）：

基板上に形成された第1配線と、 前記第1配線上に形成され、3以下の比誘電率を有する低誘電率膜と、 前記低誘電率膜内に形成され、前記第1配線と接続されたビアと、 前記ビア上に形成され、該ビアと接続された第2配線と、 孤立した前記ビアの周辺に形成されたダミービアと、 を備えたことを特徴とする配線構造。

IPC (2件)：

H01L21/3205 ,  H01L21/768

FI (2件)：

H01L21/88 S ,  H01L21/90 A

Fターム (43件)：

5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN21 ,  5F033NN33 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033SS15 ,  5F033VV01 ,  5F033VV03 ,  5F033VV05 ,  5F033WW01 ,  5F033XX00 ,  5F033XX03 ,  5F033XX06 ,  5F033XX24

引用特許：

審査官引用 (5件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2001-390710   出願人：富士通株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平9-320073   出願人：株式会社日立製作所
• 微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置
  公報種別：公開公報   出願番号：特願2001-113902   出願人：三菱電機株式会社
• シリコン系組成物、低誘電率膜、半導体装置および低誘電率膜の製造方法
  公報種別：公開公報   出願番号：特願2001-084475   出願人：富士通株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願2000-004266   出願人：三菱電機株式会社