特許
J-GLOBAL ID：200903044099580030

誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置

発明者：
鄭 ▲よう▼ 國

鄭 ▲よう▼ 國 について

, 
尹 明 根

尹 明 根 について

, 
元 ▲せき▼ 俊

元 ▲せき▼ 俊 について

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權 大 振

權 大 振 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (6件)： 八田 幹雄 ,  野上 敦 ,  奈良 泰男 ,  齋藤 悦子 ,  宇谷 勝幸 ,  藤井 敏史
公報種別：公開公報
出願番号（国際出願番号）：特願2003-393511
公開番号（公開出願番号）：特開2004-311937
出願日： 2003年11月25日
公開日（公表日）： 2004年11月04日
要約：
【課題】 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置を提供する。【解決手段】 反応ガスを入れずにソースガスだけで誘電膜を蒸着し、また誘電膜キュアリング工程を一回だけ行うキャパシタ製造方法である。本発明によれば、工程の単純化、収率の向上、設備構成の簡素化などの効果を得、スタンドアローンメモリ及び埋込みメモリに適用する場合、段差塗布性の向上及びストレージノードコンタクトプラグの酸化の抑制などの効果を得、これより厚い誘電膜を使用するアナログキャパシタやRFキャパシタ及び高電圧キャパシタに適用する場合、工程を大きく単純化できる。【選択図】 図5
請求項（抜粋）：
半導体基板上に第1電極を形成する段階と、 前記第1電極上に第1誘電膜を蒸着する段階と、 前記第1誘電膜を酸素含有雰囲気でキュアリングする段階と、 前記キュアリングされた第1誘電膜上に反応ガスなしにソースガスだけで第2誘電膜を蒸着する段階と、 前記第2誘電膜に対するキュアリングなしに前記第2誘電膜上に第2電極を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法。
IPC (6件)：
H01L21/822 ,  H01L21/31 ,  H01L21/316 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/108
FI (5件)：
H01L27/04 C ,  H01L21/31 B ,  H01L21/316 P ,  H01L27/10 621C ,  H01L27/10 651
Fターム (47件)：
5F038AC05 ,  5F038AC16 ,  5F038AC17 ,  5F038AC18 ,  5F038DF03 ,  5F038DF05 ,  5F038DF12 ,  5F038EZ14 ,  5F038EZ17 ,  5F038EZ20 ,  5F045AA03 ,  5F045AA06 ,  5F045AB31 ,  5F045AC11 ,  5F045AD05 ,  5F045AD06 ,  5F045AD07 ,  5F045AD08 ,  5F045AD09 ,  5F045AD10 ,  5F045BB08 ,  5F045HA16 ,  5F045HA25 ,  5F058BA06 ,  5F058BA11 ,  5F058BC03 ,  5F058BF02 ,  5F058BH03 ,  5F058BH16 ,  5F058BJ04 ,  5F083AD24 ,  5F083AD48 ,  5F083GA28 ,  5F083JA02 ,  5F083JA06 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA08 ,  5F083PR21 ,  5F083PR33
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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