特許
J-GLOBAL ID：200903094634801944

半導体装置の製造方法

発明者：
小柳 賢一

小柳 賢一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-020549
公開番号（公開出願番号）：特開2000-223669
出願日： 1999年01月28日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 従来よりも剥がれ難くかつリーク電流の生じにくい酸化タンタル膜を形成する。【解決手段】 半導体基板(Si基板1)上に複数の下部電極3を形成する第1の工程と、これら下部電極3のそれぞれに個別にアモルファス状態の酸化タンタル膜5を形成する第2の工程と、この酸化タンタル膜5を熱処理によって結晶化させる第3の工程と、この結晶化された酸化タンタル膜上に上部電極12を形成する第4の工程とを有する。そして、下部電極3,酸化タンタル膜5および上部電極12からなる微小容量素子を複数形成する。
請求項（抜粋）：
半導体基板上に複数の下部電極を形成する第1の工程と、これら下部電極のそれぞれに個別にアモルファス状態の酸化タンタル膜を形成する第2の工程と、この酸化タンタル膜を熱処理によって結晶化させる第3の工程と、この結晶化された酸化タンタル膜上に上部電極を形成する第4の工程とを有し、前記下部電極,前記酸化タンタル膜および前記上部電極からなる微小容量素子を複数形成することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 651 ,  H01L 27/04 C
Fターム (13件)：
5F038AC02 ,  5F038AC05 ,  5F038AC14 ,  5F038DF05 ,  5F083AD22 ,  5F083AD42 ,  5F083GA06 ,  5F083JA06 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083PR16 ,  5F083PR21
引用特許：
出願人引用 (7件)
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審査官引用 (3件)
  • 半導体メモリ素子
    公報種別：公開公報   出願番号：特願平11-016624   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
  • 容量素子の製造方法
    公報種別：公開公報   出願番号：特願平10-201894   出願人：松下電子工業株式会社
  • 半導体記憶装置及びその製造方法
    公報種別：公開公報   出願番号：特願平10-108665   出願人：新日本製鐵株式会社

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