特許
J-GLOBAL ID：200903044329749285
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-192236
公開番号（公開出願番号）：特開2000-030445
出願日： 1998年07月08日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】 階層型ワード線構成を有する半導体記憶装置において周辺回路の規模を縮小する。【解決手段】 個々の副ワード線駆動回路22,32を1個のPMOSトランジスタと1個のNMOSトランジスタとからなるインバータ構成とし、かつ互いに隣接する2本の副ワード線SWL02,SWL12の間に1個のNMOSトランジスタ80を介在させる。主ワード線XWL0が選択されて該主ワード線の電圧がLレベルになるが、SWL02が指定されずに副ワード指定電源線S2の電圧がLレベルである場合、例えば他の副ワード線SWL00が選択されるべき場合には、NMOSトランジスタ80をオンさせる。非選択の主ワード線XWL1の電圧はHレベルであり、SWL12の電圧は副ワード線駆動回路32のNMOSトランジスタによってLレベルに保持される。NMOSトランジスタ80を介してSWL12に接続されたSWL02の電圧もLレベルを保持する。
請求項（抜粋）：
階層型ワード線構成を有する半導体記憶装置であって、複数のメモリセルと、各々前記複数のメモリセルのうちの対応するメモリセルに接続された第1及び第2の副ワード線と、ソースと、ゲートと、ドレインとを有する第1のPMOSトランジスタと、接地されたソースと、前記第1のPMOSトランジスタのゲートに接続されたゲートと、前記第1のPMOSトランジスタのドレイン及び前記第1の副ワード線に接続されたドレインとを有する第1のNMOSトランジスタとで構成された第1の副ワード線駆動回路と、ソースと、ゲートと、ドレインとを有する第2のPMOSトランジスタと、接地されたソースと、前記第2のPMOSトランジスタのゲートに接続されたゲートと、前記第2のPMOSトランジスタのドレイン及び前記第2の副ワード線に接続されたドレインとを有する第2のNMOSトランジスタとで構成された第2の副ワード線駆動回路と、前記第1のPMOSトランジスタのゲート及び前記第1のNMOSトランジスタのゲートに接続された第1の主ワード線と、前記第2のPMOSトランジスタのゲート及び前記第2のNMOSトランジスタのゲートに接続された第2の主ワード線と、前記第1の主ワード線が選択されるべき場合には前記第1の主ワード線へローレベルの電圧信号を、前記第2の主ワード線へハイレベルの電圧信号をそれぞれ供給し、かつ前記第2の主ワード線が選択されるべき場合には前記第2の主ワード線へローレベルの電圧信号を、前記第1の主ワード線へハイレベルの電圧信号をそれぞれ供給するための主ワード線選択回路と、ゲートと、前記第1及び第2の副ワード線のうちのいずれか一方に接続されたソースと、前記第1及び第2の副ワード線のうちの他方に接続されたドレインとを有する第3のNMOSトランジスタと、前記第1及び第2の副ワード線のいずれもが指定されるべきでない場合には前記第1及び第2のPMOSトランジスタの各々のソースへローレベルの電圧信号を、前記第3のNMOSトランジスタがオンして前記第1の副ワード線と前記第2の副ワード線とが互いに短絡されるように前記第3のNMOSトランジスタのゲートへハイレベルの電圧信号をそれぞれ供給し、かつ前記第1及び第2の副ワード線のうちのいずれか一方が指定されるべき場合には前記第1及び第2のPMOSトランジスタの各々のソースへハイレベルの電圧信号を、前記第3のNMOSトランジスタがオフするように前記第3のNMOSトランジスタのゲートへローレベルの電圧信号をそれぞれ供給するための電圧供給手段とを備えたことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 354 D
, G11C 11/34 301 E
5B015AA08
, 5B015BA05
, 5B015CA02
, 5B024AA07
, 5B024BA13
, 5B024CA13
