特許
J-GLOBAL ID：200903044378164225
電荷損失が減少された窒化物層を備えるメモリセル構造及びその製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
鈴木 正剛
, 佐野 良太
, 村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2006-525399
公開番号（公開出願番号）：特表2007-504668
出願日： 2004年08月31日
公開日（公表日）： 2007年03月01日
要約：
本発明の一実施形態に従って、半導体基板(210)、半導体基板上に配置された第1シリコン酸化物層(215)、第1シリコン酸化物層上に配置された電荷格納層(220)、電荷格納層上に配置された第2シリコン酸化物層(225)、及び第2シリコン酸化物層上に配置されたゲート層(230)がメモリセル構造に含まれる。例示的な実施形態では、例えば、水素含有量が約0at%〜約0.5at%の範囲に減少されたシリコン窒化物が電荷格納層(220)に含まれる。電荷格納層(220)における水素含有量が減少されることで、結果として電荷損失が減少される。電荷損失が減少された電荷格納層(220)が、メモリデバイスにおける閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失を減少する利点を有し、その結果メモリデバイスパフォーマンスを改善する。
請求項（抜粋）：
メモリセル構造を製造する方法であって、
半導体基板を用意し(310)、
前記半導体基板上に第1シリコン酸化物層を形成し(315)、
シラン及び反応性窒素の組み合わせを含む前駆体を提供し(320)、
前記前駆体を用いて化学気相成長法(CVD)プロセスにより、前記第1シリコン酸化物層上に前記シリコン窒化物層を形成する(320)、
方法。
IPC (4件)：
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP02
, 5F083EP18
, 5F083EP22
, 5F083EP55
, 5F083EP57
, 5F083GA11
, 5F083GA27
, 5F083JA04
, 5F083PR21
, 5F083PR33
, 5F083ZA21
, 5F101BA29
, 5F101BA36
, 5F101BA45
, 5F101BF01
, 5F101BF05
, 5F101BH02
, 5F101BH05
