特許
J-GLOBAL ID：200903044490145101

半導体歪みセンサ及びその製造方法

発明者：
石王 誠一郎

石王 誠一郎 について

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青 建一

青 建一 について

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杉戸 泰成

杉戸 泰成 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 大川 宏
公報種別：公開公報
出願番号（国際出願番号）：特願平8-011623
公開番号（公開出願番号）：特開平9-203747
出願日： 1996年01月26日
公開日（公表日）： 1997年08月05日
要約：
【要約】【課題】p型ゲージ部を囲包するn型層とp型基板との間のpn接合のリーク電流を低減により出力特性のばらつきやノイズ低減を実現した半導体歪みセンサおよびその製造方法を提供すること。【解決手段】薄肉部4に形成されてp型ゲージ部5を囲包するn型層12の一部からなるゲージ囲包領域122の側面全周をp型基板11に達するp型アイソレーション領域13で囲み、更に、ゲージ囲包領域122の底面全部をp型基板11に接触させるので、ゲージ囲包領域122とp型基板11やp型アイソレーション領域13との間のpn接合がエッチングにより形成されて比較的欠陥が多い凹部8や分離溝3の表面に露出することがなく、この結果としてこのpn接合のリーク電流を低減してゲージ囲包領域の電位のばらつきを低減し、それによるp型ゲージ部の電位ばらつきやノイズ増大を抑止することができる。
請求項（抜粋）：
第1導電型の半導体基板及びその表面に形成された第2導電型の半導体領域を有する主部と、薄肉化された前記半導体基板及びその表面に形成された前記半導体領域を有して前記主部に連結される薄肉部と、前記薄肉部の前記半導体領域から主に構成されるゲージ形成領域と、前記ゲージ形成領域の前記半導体領域に形成された第1導電型のゲージ部と、前記半導体基板に達する深さを有するとともに前記ゲージ形成領域の全周側面を囲んで形成されて前記ゲージ形成領域をその周りの前記半導体領域の残部から分離する第1導電型のアイソレーション領域と、を備えることを特徴とする半導体歪みセンサ。
IPC (2件)：
G01P 15/12 ,  H01L 29/84
FI (2件)：
G01P 15/12 ,  H01L 29/84 B
引用特許：
審査官引用 (4件)
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