圧縮テスト可能なメモリ回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-153013
公開番号（公開出願番号）：特開2000-339997
出願日： 1999年05月31日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】圧縮読みだしテストにおいて、同時に試験できるデータ数を増やして、圧縮効率を上げる。【解決手段】本発明は、通常の読み出し時においてM個のセグメントのうちN個(但しN<M)のセグメントを選択するメモリ回路において、読み出しテスト時に、M個のセグメントを全て活性化して、M個のセグメント内の複数のセンスバッファにより共通のテスト用データバスを駆動することを特徴とする。そのために、コラムデコーダにテスト信号を供給し、それに応答してM個のセグメントを活性化するセグメント選択信号を生成する。これにより、選択状態のメモリバンク内の複数のセグメントを同時に選択して読み出しテストをすることができ、圧縮読み出しテストの効率を上げることができる。

請求項（抜粋）：

それぞれ複数のメモリセルを有するセグメントをM個(Mは整数)有するメモリ回路において、前記M個のセグメントに対して、共通に設けられたのテスト用データバスを有し、通常の読み出し時において、前記M個のセグメントのうち同時にN個(Nは整数でN<M)のセグメントを活性化し、圧縮読み出しテスト時に、前記M個のセグメントを全て活性化して、当該M個のセグメント内の複数のセンスバッファにより前記共通のテスト用データバスを駆動することを特徴とするメモリ回路。

IPC (4件)：

G11C 29/00 671 , G01R 31/28 , G06F 12/16 330 , G11C 11/401

FI (5件)：

G11C 29/00 671 Q , G06F 12/16 330 A , G01R 31/28 B , G01R 31/28 E , G11C 11/34 371 A

Fターム (21件)：

2G032AA07 , 2G032AC04 , 2G032AE12 , 2G032AG02 , 2G032AG07 , 2G032AK15 , 5B018GA03 , 5B018JA02 , 5B018JA03 , 5B018QA13 , 5B024AA15 , 5B024BA15 , 5B024BA29 , 5B024CA15 , 5B024CA27 , 5B024EA02 , 5L106AA01 , 5L106AA15 , 5L106DD04 , 5L106FF05 , 5L106GG02

引用特許：

審査官引用 (8件)

特開昭60-115099
スタテイツク型ランダムアクセスメモリ装置
公報種別：公開公報出願番号：特願平3-183103 出願人：日本電気株式会社
同期型半導体記憶装置
公報種別：公開公報出願番号：特願平5-121179 出願人：三菱電機株式会社

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