特許
J-GLOBAL ID：200903045029348749

超接合半導体素子の製造方法

発明者：
岸本 大輔

岸本 大輔 について

, 
清水 了典

清水 了典 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 谷 義一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-152686
公開番号（公開出願番号）：特開2002-353451
出願日： 2001年05月22日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 トレンチをエピタキシャル成長によって埋め込む工程で、多結晶が生成しないようにして、トレンチ開口部を塞がないようにする。【解決手段】 n型半導体基板1の表面領域にエピタキシャル成長のマスクとなる絶縁性マスクを形成する。絶縁性マスクにストライプ状の窓開け部を形成する。窓開け部に相当するn型半導体基板1をエッチングにより除去してトレンチ開口部を形成し、さらに絶縁性マスクをエッチングにより除去する。トレンチ開口部にp型のエピタキシャル層2を結晶成長させる。エピタキシャル層2が十分厚く成長して、トレンチ底部がn型半導体基板1の表面より高くなれば成長を終了する。エピタキシャル層2をポリシングし、その表面の高さがもとのn型半導体基板1の表面と同じになるようにする。エピタキシャル層2を成長する際、絶縁性マスクが存在しないので、絶縁性マスクの上に多結晶が堆積することがない。
請求項（抜粋）：
トレンチ構造を有する第1導電型の半導体基板に、第2導電型のエピタキシャル層を成長させる第1の工程と、該第1の工程により成長されたエピタキシャル層のうちトレンチの非開口部直上に堆積した部分を、ポリシングにより除去する第2の工程とを有することを特徴とする超接合半導体素子の製造方法。
IPC (6件)：
H01L 29/78 652 ,  H01L 21/203 ,  H01L 21/329 ,  H01L 21/336 ,  H01L 29/06 301 ,  H01L 29/74
FI (6件)：
H01L 29/78 652 H ,  H01L 21/203 M ,  H01L 29/06 301 D ,  H01L 29/78 658 F ,  H01L 29/91 B ,  H01L 29/74 Q
Fターム (12件)：
5F005AH02 ,  5F005AH03 ,  5F103AA04 ,  5F103BB13 ,  5F103GG01 ,  5F103HH03 ,  5F103JJ01 ,  5F103NN01 ,  5F103PP07 ,  5F103PP08 ,  5F103RR05 ,  5F103RR08
引用特許：
審査官引用 (9件)
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