特許
J-GLOBAL ID：200903045643888083
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-320365
公開番号（公開出願番号）：特開平10-163421
出願日： 1996年11月29日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 ソース電位(VSS)との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。【解決手段】 N型の基板10上にP型のウェル領域11とN型のウェル領域12を形成する。N型ウェル領域12の表面にゲート電極14、ソース・ドレイン領域13、N型の拡散領域15を形成し、ゲート酸化膜16を誘電体として容量素子を形成する。P型のウェル領域11にはソース電位(VSS)を印加する。ゲート電極14を一方の端子Aとし、ソース・ドレイン領域13とN型の拡散領域12とを他方の端子Bとする。N型ウェル領域12とP型ウェル領域11とが低濃度PN接合となるので、他方の端子Bとソース電位(VSS)間の寄生容量を低減できる。
請求項（抜粋）：
一導電型の半導体領域の上に形成したゲート電極を一方の端子とし、ゲート電極の両脇に形成した逆導電型のソース・ドレイン領域とゲート電極下のチャンネル部分に形成した逆導電型の領域を他方の端子として構成した容量素子であって、前記チャンネル部分に形成した逆導電型の領域と前記一導電型半導体領域との間に、前記逆導電型の領域より低不純物濃度の逆導電型のウェル領域を形成したことを特徴とする半導体集積回路。
IPC (2件)：
引用特許：
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