特許
J-GLOBAL ID：200903045849369880
不揮発性半導体記憶装置とその定電圧発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-339948
公開番号（公開出願番号）：特開平10-188585
出願日： 1996年12月19日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】不揮発性半導体メモリにおいて、活性化直後に過渡的なビット線過充電を起こさないようにし、ソフトライト現象の発生を防止する。【解決手段】電源ノード・第1ノード間に接続され、ドレイン・ゲートが接続されたPMOSトランジスタP1と電源ノード・第2ノード間に接続されたPMOSトランジスタP2からなるカレントミラー回路CMと、第1ノードと接地との間に接続され、ゲートが第2ノードに接続されたNMOSトランジスタN1と、第2ノードと接地との間に直列接続され、ドレイン・ゲートが接続されたNMOSトランジスタN2および能動素子N3と、制御信号の非活性状態では第1、第2ノードを接地レベルに設定するとともにカレントミラー回路を非活性状態に制御し、制御信号が活性化時に第1、第2ノードのレベル設定を解除し、カレントミラー回路を活性化させる制御回路30とを具備する。
請求項（抜粋）：
ソースが第1の電源ノードに接続され、ゲートおよびドレインが第1のノードに接続された第1のPMOSトランジスタと、ソースが前記第1の電源ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが出力ノードである第2のノードに接続され、上記第1のPMOSトランジスタとともにカレントミラー回路を形成する第2のPMOSトランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが第2の電源ノードに接続された定電流源を構成する第1のNMOSトランジスタと、ドレインおよびゲートが前記第2のノードに接続され、ソースが第3のノードに接続された第2のNMOSトランジスタと、前記第3のノードと前記第2の電源ノードとの間に接続された能動素子あるいは抵抗素子と、制御信号入力の非活性状態では前記第1のノードおよび第2のノードを前記第2の電源ノードのレベルに設定するとともに前記カレントミラー回路を非活性状態に制御し、制御信号入力が活性化した時に前記第1のノードおよび第2のノードのレベル設定を解除するとともに前記カレントミラー回路を活性化させるように制御する制御回路とを具備することを特徴とする定電圧発生回路。
IPC (2件)：
FI (2件)：
G11C 17/00 634 A
, G11C 17/00 601 Q
