特許
J-GLOBAL ID：200903046264933426

不揮発性半導体記憶装置

発明者：
岩田 佳久

岩田 佳久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-338274
公開番号（公開出願番号）：特開平10-188576
出願日： 1996年12月18日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】選択ゲートの立上がりに依存しない、消去ベリファイ動作の検出マージンを有する、高信頼性の不揮発性半導体記憶装置を提供する。【解決手段】セルアレイ11側とデータレジスタ/センスアンプ13との間のビット線において、消去ベリファイ時にのみビット線に接続することができる予備負荷容量(C1 )を含む予備負荷容量回路12を配備する。NチャネルMOSトランジスタT1 は、スイッチ回路(SW1 )を構成する。NチャネルMOSトランジスタT2 は、プリチャージ用の電圧VPRE 供給のスイッチ回路(SW2 )を構成する。制御回路10は多数の制御信号発生のうち、信号PRE ,EVFYの発生を含む。消去ベリファイ動作時にビット線に予備負荷容量を加えて消去ベリファイ動作し、セルの電子注入状態に応じてビット線は放電する。
請求項（抜粋）：
電荷蓄積層を絶縁膜中に有する絶縁ゲート型トランジスタで構成される不揮発性のメモリセルが複数配列されるメモリセルアレイと、前記メモリセルのドレインが結合されるビット線と、前記ビット線のデータを伝達するデータレジスタ機能を有するセンスアンプと、前記センスアンプとメモリセルアレイとの間の前記ビット線に設けられ、しきい電圧が0V未満とされるメモリセルの消去状態におけるベリファイ時において前記ビット線のプリチャージと共に付加される負荷容量を含む予備負荷容量回路とを具備したことを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/02 ,  G11C 16/06
FI (2件)：
G11C 17/00 612 B ,  G11C 17/00 634 B
引用特許：
出願人引用 (5件)
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