半導体集積回路のレイアウト設計方法

発明者： , , , , , , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-011111
公開番号（公開出願番号）：特開2001-203272
出願日： 2000年01月20日
公開日（公表日）： 2001年07月27日
要約：

【要約】 (修正有)【課題】チップ面積を広げることなく、ピーク電源電流が抑制されて放射するノイズが低減された半導体集積回路のレイアウト設計方法を提供する。【解決手段】半導体集積回路レイアウトの機能ブロックレイアウトおよび配線レイアウトを発生する工程(S110)と、機能ブロックレイアウトおよび配線レイアウトが位置する領域以外の半導体集積回路レイアウト内の空き領域に、半導体集積回路レイアウトの面積率を調整するダミーパターンを敷き詰める工程(S120)と、ダミーパターンが敷き詰められたダミー領域内に配置された容量レイアウトを生成する工程(S130)とを包含する半導体集積回路のレイアウト設計方法である。

請求項（抜粋）：

半導体集積回路レイアウトの機能ブロックレイアウト、ならびに前記機能ブロックレイアウト間を接続する信号配線レイアウトと電源配線レイアウトおよびグランド配線レイアウトとを含む配線レイアウトを発生する工程と、前記機能ブロックレイアウトおよび前記配線レイアウトが位置する領域以外の前記半導体集積回路レイアウト内の空き領域に、前記半導体集積回路レイアウトの面積率を調整するダミーパターンを敷き詰める工程と、前記ダミーパターンが敷き詰められたダミー領域内に配置され、それぞれが前記電源配線レイアウトまたは前記グランド配線レイアウトのいずれかに接続された複数の容量電極層レイアウトを含む容量レイアウトを生成する工程と、を包含する半導体集積回路のレイアウト設計方法。

IPC (2件)：

H01L 21/82 , G06F 17/50

FI (4件)：

H01L 21/82 D , G06F 15/60 658 V , G06F 15/60 658 K , H01L 21/82 C

Fターム (12件)：

5B046AA08 , 5B046BA06 , 5F064AA06 , 5F064CC23 , 5F064DD10 , 5F064DD20 , 5F064EE23 , 5F064EE26 , 5F064EE36 , 5F064EE45 , 5F064EE52 , 5F064HH06

引用特許：

審査官引用 (5件)

半導体装置
公報種別：公開公報出願番号：特願平9-223653 出願人：日本電気株式会社
半導体集積回路
公報種別：公開公報出願番号：特願平6-125811 出願人：ヤマハ株式会社
半導体装置
公報種別：公開公報出願番号：特願平9-182599 出願人：株式会社東芝

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