半導体メモリ装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-129174
公開番号（公開出願番号）：特開2003-031696
出願日： 2002年04月30日
公開日（公表日）： 2003年01月31日
要約：

【要約】 (修正有)【課題】単純なトランジスタ構造のダイナミック記憶装置を提供する。【解決手段】第1のデータ状態と、チャネルボディ3を第2の電位に設定した第2のデータ状態とを記憶する。第1のソース/ドレイン6の拡張領域6bはn+型層により、第2のソース/ドレイン7の拡張領域7bはn-型層により構成される。MISFETの第1のデータ状態は、第2のソース/ドレイン7を0Vとし、ゲート5にチャネルをオンさせる正の制御電圧を印加し、第1のソース/ドレイン6に正の制御電圧を印加して、第1のソース/ドレイン接合近傍でチャネルボディ3に多数キャリアを注入することにより書き込まれる。第2のデータ状態は、第1のソース/ドレイン6を基準電位とし、ゲート5に正の制御電圧を印加し、第2のソース/ドレイン7に正の制御電圧を印加して、チャネルボディの多数キャリアを第1のソース/ドレイン6に放出させることにより書き込まれる。

請求項（抜粋）：

ゲートと、半導体素子形成領域に互いに離隔して形成された第1および第2のソース/ドレインと、第1の電位に設定された第1のデータ状態および第2の電位に設定された第2のデータ状態を記憶するものであり、前記第1ソース/ドレインと前記第2のソース/ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、前記トランジスタの第1のデータ状態は、前記第2のソース/ドレインを基準電位とし、前記ゲートにチャネルをオンさせる極性の第1の制御電圧を印加し、前記第1のソース/ドレインに第1の制御電圧と同極性の第2の制御電圧を印加して、前記第1のソース/ドレイン接合近傍でインパクトイオン化を起こして前記チャネルボディに多数キャリアを注入することにより書き込まれ、前記トランジスタの第2のデータ状態は、前記第1のソース/ドレインを基準電位とし、前記ゲートに第1の制御電圧を印加し、前記第2のソース/ドレインに第1の制御電圧と同極性の第3の制御電圧を印加して、前記チャネルボディの多数キャリアを前記第1のソース/ドレインに放出させることにより書き込まれることを特徴とする半導体メモリ装置。

IPC (2件)：

H01L 21/8242 , H01L 27/108

Fターム (12件)：

5F083AD69 , 5F083HA02 , 5F083JA02 , 5F083JA06 , 5F083JA14 , 5F083LA12 , 5F083LA16 , 5F083NA01 , 5F083NA08 , 5F083PR34 , 5F083PR37 , 5F083PR40

引用特許：

審査官引用 (14件)

特開昭62-007149
特開昭62-007150
半導体素子及びその製造方法
公報種別：公開公報出願番号：特願平10-031678 出願人：エルジーセミコンカンパニーリミテッド

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