特許
J-GLOBAL ID:200903046585845154
半導体装置及びその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
吉田 茂明 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-148648
公開番号(公開出願番号):特開2003-347419
出願日: 2002年05月23日
公開日(公表日): 2003年12月05日
要約:
【要約】【課題】 基板の主面上に形成された絶縁膜の信頼性が向上された、半導体装置及びその製造方法を得る。【解決手段】 素子分離絶縁膜5aの底面とBOX層2の上面とによって挟まれている部分のシリコン層3内には、イオン注入によって、素子分離のためのP型不純物が不純物濃度P1で注入されている。また、このときのイオン注入に起因して、ゲート酸化膜7aの下方において、BOX層2との界面付近におけるシリコン層3内には、P型不純物が不純物濃度P2で注入されている。一方、キャパシタ誘電体膜7bの下方において、BOX層2との界面付近におけるシリコン層3の不純物濃度は、シリコン層3のそもそもの不純物濃度P0である。
請求項(抜粋):
支持基板と、絶縁層と、所定導電型で第1濃度の半導体層とがこの順に積層されたSOI基板と、前記SOI基板の第1の素子形成領域内に形成され、前記半導体層の主表面上に形成された第1のゲート絶縁膜を有する第1のMOSFETと、前記第1のゲート絶縁膜の下方において、前記主表面から所定距離だけ隔てた深さよりも深い部分の前記半導体層内に形成された、前記所定導電型の第1の不純物導入領域と、前記SOI基板の第2の素子形成領域内に形成され、前記主表面上に形成された第1のキャパシタ誘電体膜を有する第1のMOSキャパシタとを備え、前記第1の不純物導入領域は、不純物濃度が前記第1濃度よりも高い第2濃度の、第1の不純物濃度分布を有しており、前記第1のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との接触面に至るまでの部分に渡って、深さ方向に均一かつ前記第1濃度の、第2の不純物濃度分布を有している、半導体装置。
IPC (9件):
H01L 21/8234
, H01L 21/822
, H01L 21/8238
, H01L 27/04
, H01L 27/06
, H01L 27/08 331
, H01L 27/088
, H01L 27/092
, H01L 29/786
FI (8件):
H01L 27/08 331 E
, H01L 27/06 102 A
, H01L 29/78 613 A
, H01L 29/78 613 Z
, H01L 27/04 C
, H01L 27/04 G
, H01L 27/08 321 A
, H01L 27/08 102 A
Fターム (51件):
5F038AC03
, 5F038AC05
, 5F038AC14
, 5F038AC15
, 5F038AV06
, 5F038BG03
, 5F038BH18
, 5F038EZ06
, 5F038EZ13
, 5F038EZ20
, 5F048AA04
, 5F048AA07
, 5F048AB03
, 5F048AC01
, 5F048AC03
, 5F048AC10
, 5F048BA01
, 5F048BA16
, 5F048BC16
, 5F048BD01
, 5F048BD04
, 5F048BE01
, 5F048BE03
, 5F048BG05
, 5F048BG12
, 5F110AA12
, 5F110AA14
, 5F110BB04
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110EE05
, 5F110EE09
, 5F110EE14
, 5F110EE31
, 5F110EE45
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG34
, 5F110GG37
, 5F110GG52
, 5F110HJ13
, 5F110HK05
, 5F110HM15
, 5F110NN62
, 5F110NN65
, 5F110NN66
, 5F110NN72
, 5F110QQ08
, 5F110QQ11
引用特許: