特許
J-GLOBAL ID：200903046613663156

半導体記憶装置

発明者：
持田 義史

持田 義史 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-163819
公開番号（公開出願番号）：特開2001-344963
出願日： 2000年05月31日
公開日（公表日）： 2001年12月14日
要約：
【要約】【課題】 回路構成の複雑化を招くことなく、メモリセルアレイの分割数を2のべき数で表現される数以外の数に設定することを可能とする半導体記憶装置を提供すること。【解決手段】 行アドレスX0〜X12に関して複数のブロックBLK0〜BLK11に分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成される。ここで、上位側の所定の行アドレス信号X11,X12により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群X6〜X9のビットマップが対称性を有する。
請求項（抜粋）：
行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、前記メモリセルアレイは、2のN乗(Nは自然数)以外の自然数個のブロックに分割され、所定のアドレス信号群のビットマップが対称性を有することを特徴とする半導体記憶装置。
Fターム (5件)：
5B024AA07 ,  5B024AA11 ,  5B024BA05 ,  5B024BA18 ,  5B024CA16
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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