特許
J-GLOBAL ID：200903047368621082

圧接型半導体装置

発明者：
杉山 公一

杉山 公一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-252163
公開番号（公開出願番号）：特開平11-097462
出願日： 1997年09月17日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 本発明は、ゲートリード線のインダクタンス成分の低減と、抵抗接続の容易性とを同時に実現させ、スイッチング動作の安定性の向上を図る。【解決手段】 外部に接続可能なゲート端子25を有し、ゲート端子に電気的に接続された複数のリード線24と複数の圧接ピン21を有する第1の主電極板17と、第1の主電極板から絶縁され、ゲート端子と各リード線との間にて両者に電気的に接続されたゲート電極板19と、ゲート電極板及び第1の主電極板に対向配置される第2の主電極板11と、第1及び第2の主電極板の間にて互いに同一平面に配列され、各圧接ピンに個別に加圧接触される制御電極を有する複数の半導体チップ14とを備えた圧接型半導体装置。
請求項（抜粋）：
外部に接続可能なゲート端子と、このゲート端子に電気的に接続されたゲート電極板と、このゲート電極板に電気的に接続された複数のリード線と、このリード線に電気的に接続された複数の圧接ピンと、前記ゲート端子、前記ゲート電極板、前記リード線及び前記圧接ピンとが絶縁して固定された第1の主電極板と、前記ゲート電極板及び前記第1の主電極板に対向配置される第2の主電極板と、前記第1及び第2の主電極板に加圧接触されるように同一平面に配列され、前記各圧接ピンに個別に加圧接触される制御電極を有する複数の半導体チップとを備えたことを特徴とする圧接型半導体装置。
IPC (2件)：
H01L 21/52 ,  H01L 29/78
FI (3件)：
H01L 21/52 J ,  H01L 29/78 652 Q ,  H01L 29/78 655 F
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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