特許
J-GLOBAL ID：200903047595403016
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-233084
公開番号（公開出願番号）：特開2004-072680
出願日： 2002年08月09日
公開日（公表日）： 2004年03月04日
要約：
【課題】複数の異なる周波数を入力されるクロックドメイン間の位相管理を、容易かつ高精度に行う半導体集積回路を提供する。【解決手段】Aクロックドライブ102,Bクロックドライブ103,CMOSバッファ回路119におけるクロックの遅延値を、それぞれTa,Tb,Tdとすると、セレクタ回路114,115,116の端子”0”が選択されているときには、レジスタ回路117には遅延値Ta-Tdが記憶され、端子”1”に切り換えると、レジスタ回路118には遅延値Ta-Td-Tbが記憶される。従って、CMOSバッファ回路119の遅延値を設定することにより、Aクロックドライブ102とBクロックドライブ103との位相差を設定することができる。【選択図】 図1
請求項（抜粋）：
第1のクロックおよび第2のクロックを生成するPLL回路と、
前記第1のクロックを第1のクロックドメインに分配する第1のクロックドライバと、
前記第2のクロックを第2のクロックドメインに分配する第2のクロックドライバと、
前記第1のクロックドライバおよび位相比較回路を含む第1の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第1の可変遅延回路と、
前記第2のクロックドライバ、前記第1の可変遅延回路および前記位相比較回路を含む第2の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第2の可変遅延回路と、
前記第1の位相比較ループと前記第2の位相比較ループとを切り換えるセレクタ回路と、
前記第1、第2のクロックドメイン間が有すべき所定の位相差を前記第2の可変遅延回路の遅延量に反映させるための位相差導入手段と、
を備える半導体集積回路。
IPC (4件)：
H03L7/08
, H03K5/00
, H03K5/13
, H03L7/087
H03L7/08 H
, H03K5/13
, H03L7/08 P
, H03K5/00 S
5J001AA05
, 5J001BB00
, 5J001BB02
, 5J001BB12
, 5J001DD05
, 5J106CC01
, 5J106CC30
, 5J106CC41
, 5J106CC59
, 5J106DD09
, 5J106DD38
, 5J106FF07
, 5J106KK05
