特許
J-GLOBAL ID：200903047598540367

半導体装置及び半導体装置の作製方法

発明者：
大沼 英人

大沼 英人 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2009-099667
公開番号（公開出願番号）：特開2009-283921
出願日： 2009年04月16日
公開日（公表日）： 2009年12月03日
要約：
【課題】薄膜トランジスタのソース領域およびドレイン領域の低抵抗化、および短チャネル効果を抑制しS値を低減した半導体装置およびその作製方法を提供することを目的とする。【解決手段】第1の半導体層102の上にゲート絶縁膜103を介して形成されたゲート電極104と、前記ゲート電極の側面に形成されたサイドウォール201と、該サイドウォールの端部202と、前記第1の半導体層102上に接して積層された第2の半導体層106と、を有し、前記第2の半導体層106は前記サイドウォールの端部202の少なくとも一部を覆って形成されている。【選択図】図2
請求項（抜粋）：
絶縁物上に形成された第1の半導体層と、 前記第1の半導体層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側面に接し、端部が前記第1の半導体層上に延伸されたサイドウォールと、 前記第1の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は覆って形成された第2の半導体層と、 を有することを特徴とする半導体装置。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (4件)：
H01L29/78 616U ,  H01L29/78 616A ,  H01L29/78 616L ,  H01L29/78 616N
Fターム (53件)：
5F110AA03 ,  5F110AA08 ,  5F110AA26 ,  5F110BB02 ,  5F110BB03 ,  5F110BB04 ,  5F110BB20 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE32 ,  5F110FF09 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG14 ,  5F110GG15 ,  5F110GG25 ,  5F110GG43 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ15 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK08 ,  5F110HK09 ,  5F110HK13 ,  5F110HK14 ,  5F110HK15 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK34 ,  5F110HK39 ,  5F110HM02 ,  5F110HM15 ,  5F110NN03 ,  5F110PP01 ,  5F110PP03 ,  5F110QQ11 ,  5F110QQ12 ,  5F110QQ17
引用特許：
審査官引用 (4件)
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