特許
J-GLOBAL ID：200903047612065545

フラッシュメモリのバンク分割装置

発明者：
朴 鎭壽

朴 鎭壽 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (2件)： 長谷 照一 ,  神谷 牧
公報種別：公開公報
出願番号（国際出願番号）：特願2004-010668
公開番号（公開出願番号）：特開2004-273098
出願日： 2004年01月19日
公開日（公表日）： 2004年09月30日
要約：
【課題】 フラッシュメモリにおいて、データの読取り速度を改善するとともに、一つのバンクで読取り、書込みまたは消去動作を行っている間に、他のバンクで異なる動作を行うことを可能にする。【解決手段】 フラッシュメモリのブロックを2つのバンクに分け、それぞれのバンクに対するページバッファをスイッチ手段で切り換えて共有する入出力ラインに接続する。第1バンクの各ビットラインに第1ページバッファの各ビットを接続し、第2バンクの各ビットラインに第2ページバッファの各ビット接続し、伝送されるデータをバッファリングする。第1ページバッファには、第1ページバッファ選択手段を設け、第2ページバッファには、第2ページバッファ選択手段を設け、各ビットのデータ伝送のオンオフを制御する。各ページバッファ選択手段と入出力ラインの間にスイッチ手段を設け、入出力ラインとの間のデータ伝送を切り換え制御する。【選択図】図3
請求項（抜粋）：
入出力ラインを共有する第1及び第2バンクを有するフラッシュメモリにおいて、 前記第1バンクのビットラインに接続され、前記第1バンクへ/から伝送されるデータをバッファリングするための第1ページバッファと、 前記第2バンクのビットラインに接続され、前記第2バンクへ/から伝送されるデータをバッファリングするための第2ページバッファと、 前記第1ページバッファと第1ノードとの間に接続され、前記第1ページバッファへ/から伝送されるデータの伝送を制御するための第1ページバッファ選択手段と、 前記第2ページバッファと前記第1ノードとの間に接続され、前記第2ページバッファへ/から伝送されるデータの伝送を制御するための第2ページバッファ選択手段と、 前記第1ノードと前記入出力ラインとの間に接続され、前記第1及び第2ページバッファ選択手段と入出力ライン間のデータ伝送を制御するためのスイッチ手段と を備えてなるフラッシュメモリのバンク分割装置。
IPC (1件)：
G11C16/02
FI (2件)：
G11C17/00 614 ,  G11C17/00 601T
Fターム (2件)：
5B025AC01 ,  5B025AE05
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM