MISFETの製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-211800
公開番号（公開出願番号）：特開2001-044421
出願日： 1999年07月27日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】ゲート電極材料とゲート絶縁膜材料との間のエッチング選択性を考慮することなく、全体が金属膜からなるゲート電極を製造することが可能なMISFETの製造方法を実現する。【解決手段】ゲート絶縁膜2を形成した半導体基板1上に、ゲート絶縁膜2の材料に対しエッチング選択性を有する材料からなるダミーゲート3Bを形成する。そして、不純物注入工程を経た後にダミーゲート3Bの材料に対しエッチング選択性を有する材料からなる層間絶縁膜7をダミーゲート3Bの側面に形成して、その後ダミーゲート3Bをエッチングにより除去し、ダミーゲート3Bの存在した部分に金属膜からなるゲート電極材料を埋め込む。なお、不純物注入工程においてダミーゲートを段階的に細めてゆくことで、LDD領域等の形成やフォトリソグラフィ技術のパターニング寸法限界以下のパターニングが可能になる。

請求項（抜粋）：

半導体基板を準備する第1の工程と、前記半導体基板の表面にゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜の表面にダミーゲートを形成する第3の工程と、前記ダミーゲートをマスクとして用いつつ自己整合的に前記半導体基板に不純物を注入する第4の工程と、前記半導体基板の全面に層間絶縁膜を形成する第5の工程と、前記層間絶縁膜を薄膜化することにより前記ダミーゲートの側面にのみ前記層間絶縁膜を残す第6の工程と、前記層間絶縁膜および前記ゲート絶縁膜を残置しつつ前記ダミーゲートを除去する第7の工程と、前記ダミーゲートの除去された部分にゲート電極を形成する第8の工程とを備えるMISFETの製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/336

FI (3件)：

H01L 29/78 301 G , H01L 29/78 301 L , H01L 29/78 301 P

Fターム (19件)：

5F040DC01 , 5F040EA01 , 5F040EA02 , 5F040EC04 , 5F040EC07 , 5F040EC08 , 5F040EC10 , 5F040EC19 , 5F040ED03 , 5F040EF02 , 5F040EM01 , 5F040EM02 , 5F040FB03 , 5F040FC00 , 5F040FC10 , 5F040FC11 , 5F040FC13 , 5F040FC22 , 5F040FC23

引用特許：

審査官引用 (6件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平7-079575 出願人：日本電気株式会社
MOSトランジスタの製造方法およびCMOSトランジスタの製造方法
公報種別：公開公報出願番号：特願平8-108838 出願人：ソニー株式会社
特開平3-244160

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