半導体装置

発明者：
出願人/特許権者： ,
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願2005-110498
公開番号（公開出願番号）：特開2006-294719
出願日： 2005年04月07日
公開日（公表日）： 2006年10月26日
要約：

【課題】SOI基板を用いた半導体装置の製造時にけるプラズマプロセス中に発生する支持基板の表面・裏面の帯電によって生じる半導体素子の劣化を防止する。【解決手段】SOI基板50におけるSOI層53に形成されたMOSトランジスタ60と、SOI層53を覆う層間絶縁膜80上に形成され、Via81によってMOSトランジスタ60のゲート電極64又は拡散領域61,62と接続された配線パタン82と、この配線パタン82とSOI基板50の支持基板51との間に接続され、配線パタン82を形成するプラズマプロセスにおいてゲート電極64に対して発生する電荷が所定値を超えたときに、この電荷を支持基板51側へ放出又は遮断する保護回路とを有している。保護回路は、例えば、前記所定値に対応するブレークダウン電圧値をそれぞれ有するPN接合ダイオード71及びNP接合ダイオード72の直列回路により構成されている。【選択図】図1

請求項（抜粋）：

支持基板上に絶縁膜を介してシリコン層が形成されたSOI基板における前記シリコン層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有する半導体素子と、前記シリコン層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通する接続孔によって前記半導体素子の前記ゲート電極又は前記拡散層と接続された配線パタンと、前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出又は遮断する保護回路と、を有することを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 , H01L 21/28 , H01L 27/04 , H01L 21/822 , H01L 21/768

FI (4件)：

H01L29/78 623Z , H01L21/28 Z , H01L27/04 H , H01L21/90 A

Fターム (59件)：

4M104AA01 , 4M104AA09 , 4M104BB01 , 4M104CC01 , 4M104CC05 , 4M104DD26 , 4M104FF40 , 4M104GG02 , 4M104GG09 , 4M104HH20 , 5F033HH04 , 5F033JJ04 , 5F033KK01 , 5F033KK04 , 5F033PP06 , 5F033PP15 , 5F033QQ08 , 5F033QQ09 , 5F033QQ12 , 5F033QQ37 , 5F033QQ58 , 5F033QQ61 , 5F033QQ91 , 5F033RR04 , 5F033SS11 , 5F033VV00 , 5F033VV01 , 5F033VV06 , 5F033XX00 , 5F033XX21 , 5F038BH01 , 5F038BH04 , 5F038BH06 , 5F038BH11 , 5F038BH13 , 5F038CD10 , 5F038EZ06 , 5F038EZ14 , 5F038EZ15 , 5F038EZ20 , 5F110AA22 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110HJ13 , 5F110HL02 , 5F110HL08 , 5F110HL23 , 5F110HL24 , 5F110NN02 , 5F110NN23 , 5F110NN35 , 5F110NN62 , 5F110NN71 , 5F110QQ11

引用特許：

出願人引用 (1件)

半導体装置およびそのレイアウト方法
公報種別：公開公報出願番号：特願2001-330276 出願人：川崎マイクロエレクトロニクス株式会社

審査官引用 (6件)

半導体装置およびそのレイアウト方法
公報種別：公開公報出願番号：特願2001-330276 出願人：川崎マイクロエレクトロニクス株式会社
半導体装置
公報種別：公開公報出願番号：特願2000-290026 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願平6-129998 出願人：富士通株式会社

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