特許
J-GLOBAL ID：200903048368219892
半導体記憶装置およびその製造方法
発明者：
,
,
出願人/特許権者：
代理人 (10件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2004-237014
公開番号（公開出願番号）：特開2004-320063
出願日： 2004年08月17日
公開日（公表日）： 2004年11月11日
要約：
【課題】 水素や還元性雰囲気による特性の劣化が抑制・防止され、信頼性に優れたメモリセルキャパシタを備える半導体装置を提供する。【解決手段】 メモリセルキャパシタCは、第1の水素バリア膜8の上に形成された下部電極7と、下部電極7の上に形成された強誘電体材料からなる容量絶縁膜9と、容量絶縁膜9の上に形成された上部電極10を備える。第1の水素バリア膜8およびメモリセルキャパシタCの上には、メモリセルキャパシタCを覆うように層間膜15が形成されている。層間膜15は、メモリセルキャパシタCのエッジ部Eの段差を緩和する。層間膜15の上には、第2の水素バリア膜11が形成されており、さらに第2の水素バリア膜11の上に第2の絶縁膜12が形成されている。【選択図】 図1
請求項（抜粋）：
半導体基板と、
上記半導体基板上に設けられた下敷き水素バリア膜と、
上記下敷き水素バリア膜上に設けられた第1電極と、
上記第1電極上に形成された容量絶縁膜と、
上記容量絶縁膜上に設けられた第2電極とを有するデータ記憶用のメモリセルキャパシタと、
上記メモリセルキャパシタを上方および側方から被覆する段差緩和用膜と、
上記段差緩和用膜を被覆する被覆水素バリア膜とを備え、
上記下敷き水素バリア膜は、上記メモリセルキャパシタの周辺部において上記被覆水素バリア膜と接していることを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
Fターム (25件)：
5F083FR02
, 5F083GA25
, 5F083GA27
, 5F083JA06
, 5F083JA14
, 5F083JA15
, 5F083JA17
, 5F083JA35
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA56
, 5F083MA06
, 5F083MA17
, 5F083MA18
, 5F083MA19
, 5F083NA01
, 5F083PR05
, 5F083PR09
, 5F083PR18
, 5F083PR21
, 5F083PR22
, 5F083PR40
