特許
J-GLOBAL ID：200903048815329935
ゲート誘電体膜が適用される半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
三枝 英二 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-389904
公開番号（公開出願番号）：特開2001-237424
出願日： 2000年12月22日
公開日（公表日）： 2001年08月31日
要約：
【要約】【課題】 高誘電体物質をゲート誘電体膜として使用する高速高密度論理素子及び1G DRAM級以上の超高集積素子に適用するゲート誘電体膜の誘電率を高めると共に漏洩電流特性を改善することのできる、ゲート誘電体膜が適用される半導体素子の製造方法を提供すること。【解決手段】 本発明に係るゲート誘電体膜が適用される半導体素子の製造方法は、半導体基板上にTi<SB>1-X</SB>Al<SB>X</SB>N膜(0<X<1)を蒸着する段階と、前記Ti<SB>1-X</SB>Al<SB>X</SB>N膜を酸化工程によって酸化させて(Al<SB>2</SB>O<SB>3</SB>)<SB>X</SB>-(TiO<SB>2</SB>)<SB>1-X</SB>ゲート誘電体膜を形成する段階と、前記(Al<SB>2</SB>O<SB>3</SB>)<SB>X</SB>-(TiO<SB>2</SB>)<SB>1-X</SB>ゲート誘電体膜上にゲート電極を形成する段階とを含んでなることを特徴とする。
請求項（抜粋）：
半導体基板上にTi<SB>1-X</SB>Al<SB>X</SB>N膜(0<X<1)を蒸着する段階と、前記Ti<SB>1-X</SB>Al<SB>X</SB>N膜を酸化工程によって酸化させて(Al<SB>2</SB>O<SB>3</SB>)<SB>X</SB>-(TiO<SB>2</SB>)<SB>1-X</SB>ゲート誘電体膜を形成する段階と、前記(Al<SB>2</SB>O<SB>3</SB>)<SB>X</SB>-(TiO<SB>2</SB>)<SB>1-X</SB>ゲート誘電体膜上にゲート電極を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
IPC (4件)：
H01L 29/78
, C23C 14/06
, C23C 16/34
, H01L 21/316
C23C 14/06 A
, C23C 16/34
, H01L 21/316 C
, H01L 29/78 301 G
