パワーダウンメモリ制御ユニット

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-071940
公開番号（公開出願番号）：特開平8-273355
出願日： 1995年03月29日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】ダイナミックランダムアクセスメモリから成るメモリモジュールを使用不可に設定した場合に、電力消費量の低減と使用不可中のデータの保全と使用再開時のオーバーヘッドの除去とを目的とする。【構成】制御タイミング発生回路1は使用不可と設定されたメモリモジュールに対する制御タイミング信号の発行を中止する。ゲート制御回路2は、ゲート信号によりゲート回路7から10でクロック信号をゲートし、使用不可と設定されたメモリモジュールへクロック信号の供給を抑止する。メモリモジュール3から6内のダイナミックランダムアクセスメモリは、クロック信号の供給が抑止されると使用不可と認識し動作を停止し一定周期で強制リフレッシュを実行する。

請求項（抜粋）：

(a)各々が制御タイミング信号によりデータの書き込みおよび読み出しを行いクロック信号に同期して動作し前記クロック信号の停止により動作を停止し一定周期で強制リフレッシュを実行する複数のダイナミックランダムアクセスメモリを有する複数のメモリモジュールと、(b)前記メモリモジュールの各々に前記制御タイミング信号を供給する制御タイミング信号発生回路と、(c)前記メモリモジュールの各々に供給される前記クロック信号を各メモリモジュール毎にゲートする複数のゲート回路と、(d)前記ゲート回路の各々を制御するゲート制御信号を供給するゲート制御回路と、を備えたことを特徴とするパワーダウンメモリ制御ユニット。

IPC (2件)：

G11C 11/403 , G06F 12/00 550

FI (2件)：

G11C 11/34 371 J , G06F 12/00 550 B

引用特許：

審査官引用 (6件)

DRAMのリフレッシュ回路およびリフレッシュ方法
公報種別：公開公報出願番号：特願平4-156877 出願人：セイコー電子工業株式会社
メモリ制御装置
公報種別：公開公報出願番号：特願平4-166412 出願人：キヤノン株式会社
特開平1-128294

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