特許
J-GLOBAL ID：200903056341450382

半導体記憶装置及びその製造方法

発明者：
遠藤 哲郎

遠藤 哲郎 について

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舛岡 富士雄

舛岡 富士雄 について

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谷上 拓司

谷上 拓司 について

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横山 敬

横山 敬 について

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竹内 昇

竹内 昇 について


出願人/特許権者：
舛岡 富士雄

舛岡 富士雄 について

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シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-264928
公開番号（公開出願番号）：特開2003-078044
出願日： 2001年06月23日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】 製造プロセスに起因するセル特性のばらつきを抑制しながら、集積度の向上を実現する半導体記憶装置の製造方法を提供することを目的とする。【解決手段】 半導体基板上に絶縁膜、第1導電膜を交互に堆積した積層膜を形成し、該積層膜を互いに分離された島状積層膜に形成し、該島状積層膜の第1導電膜側壁に層間容量膜を介して第2導電膜を形成し、前記島状積層膜をパターニングして基板表面一部及び第1導電膜側壁を露出させ、露出第1導電膜側壁にトンネル絶縁膜を介してエピタキシャル成長により島状半導体層を形成し、前記島状半導体層における第1の導電膜に対向する領域に不純物を導入して、半導体基板、島状半導体層、該島状半導体層の側壁に形成された電荷蓄積層及び制御ゲートから構成され基板から電気的に絶縁されてなるるメモリセルを有する半導体記憶装置の製造方法。
請求項（抜粋）：
半導体基板上に第1の絶縁膜及び第1の導電膜を交互に堆積した積層膜を形成する工程と、該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、該島状積層膜における第1の導電膜の側壁に層間容量膜を介して第2の導電膜をサイドウォール状に形成する工程と、前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第1の導電膜の側壁を露出させる工程と、露出した前記第1の導電膜の側壁にトンネル絶縁膜を形成する工程と、該トンネル絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、前記島状半導体層における第1の導電膜に対向する領域に不純物を導入する工程とを含むことにより、半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (44件)：
5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP35 ,  5F083EP42 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER03 ,  5F083ER09 ,  5F083ER21 ,  5F083GA09 ,  5F083GA10 ,  5F083GA22 ,  5F083HA02 ,  5F083JA04 ,  5F083JA32 ,  5F083LA21 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F083PR25 ,  5F083PR36 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BA46 ,  5F101BB02 ,  5F101BC02 ,  5F101BC11 ,  5F101BD10 ,  5F101BD16 ,  5F101BD30 ,  5F101BD32 ,  5F101BD34 ,  5F101BD35 ,  5F101BH03 ,  5F101BH04 ,  5F101BH05 ,  5F101BH09 ,  5F101BH11 ,  5F101BH19
引用特許：
出願人引用 (16件)
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審査官引用 (16件)
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