特許
J-GLOBAL ID:200903083650218360

半導体記憶装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 野河 信太郎
公報種別:公開公報
出願番号(国際出願番号):特願2003-149379
公開番号(公開出願番号):特開2004-356207
出願日: 2003年05月27日
公開日(公表日): 2004年12月16日
要約:
【課題】多値化による動作速度の低下、シュリンクによる弊害、三次元化によるセル特性のばらつき、製造コストの上昇、製造期間の増加、歩留まり低下、プロセス制御等の種々の問題を同時に解決し、大容量で安価な半導体記憶装置及びその製造方法を提供することを課題とする。【解決手段】第1導電型の半導体基板に形成された1以上の凸状半導体層表面に複数のメモリセルが形成され、前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第2導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置されることを特徴とする半導体記憶装置により上記課題を解決する。【選択図】 図1
請求項(抜粋):
第1導電型の半導体基板に形成された1以上の凸状半導体層表面に複数のメモリセルが形成された半導体記憶装置であって、 前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第2導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置されることを特徴とする半導体記憶装置。
IPC (5件):
H01L21/8247 ,  G11C16/04 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件):
H01L29/78 371 ,  H01L27/10 434 ,  G11C17/00 622Z
Fターム (87件):
5B025AC04 ,  5B025AF04 ,  5F083EP09 ,  5F083EP13 ,  5F083EP14 ,  5F083EP15 ,  5F083EP17 ,  5F083EP18 ,  5F083EP23 ,  5F083EP25 ,  5F083EP26 ,  5F083EP32 ,  5F083EP33 ,  5F083EP34 ,  5F083EP43 ,  5F083EP44 ,  5F083EP55 ,  5F083EP56 ,  5F083EP62 ,  5F083EP65 ,  5F083EP67 ,  5F083EP70 ,  5F083ER02 ,  5F083ER09 ,  5F083ER11 ,  5F083ER15 ,  5F083ER16 ,  5F083ER19 ,  5F083ER21 ,  5F083GA01 ,  5F083GA10 ,  5F083HA06 ,  5F083HA08 ,  5F083JA04 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA56 ,  5F083MA01 ,  5F083MA06 ,  5F083MA15 ,  5F083MA16 ,  5F083MA19 ,  5F083NA02 ,  5F083PR03 ,  5F083PR06 ,  5F083PR07 ,  5F083PR10 ,  5F083PR12 ,  5F083PR36 ,  5F083PR37 ,  5F083PR39 ,  5F083ZA21 ,  5F101BA02 ,  5F101BA03 ,  5F101BA07 ,  5F101BA16 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BA46 ,  5F101BA54 ,  5F101BB04 ,  5F101BB05 ,  5F101BB08 ,  5F101BC01 ,  5F101BC02 ,  5F101BC11 ,  5F101BD05 ,  5F101BD10 ,  5F101BD13 ,  5F101BD16 ,  5F101BD22 ,  5F101BD33 ,  5F101BD37 ,  5F101BD39 ,  5F101BD40 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH03 ,  5F101BH05 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH19
引用特許:
審査官引用 (3件)

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