特許
J-GLOBAL ID:200903049464857200

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 須山 佐一
公報種別:公開公報
出願番号(国際出願番号):特願2004-287089
公開番号(公開出願番号):特開2006-100698
出願日: 2004年09月30日
公開日(公表日): 2006年04月13日
要約:
【課題】凹部内の配線におけるボイドを減少させることが可能であり、かつ配線の信頼性を確保することが可能な半導体装置の製造方法を提供する。【解決手段】めっき膜4上に、めっき膜4を構成している金属の熱膨張率に対して60%以下の熱膨張率を有する物質からなる圧縮応力印加膜5を形成し、圧縮応力印加膜5によりめっき膜4に圧縮応力を印加しながら熱処理を施す。【選択図】図3
請求項(抜粋):
表面に凹部を有する基板上に、前記凹部に埋め込まれるようにめっき法によりめっき膜を形成する工程と、 前記めっき膜上に、前記めっき膜を構成している金属の熱膨張率に対して60%以下の熱膨張率を有する物質からなる圧縮応力印加膜を形成する工程と、 前記圧縮応力印加膜により前記めっき膜に圧縮応力を印加しながら熱処理を施す工程と、 前記圧縮応力印加膜及び前記凹部に埋め込まれた部分以外の前記めっき膜を除去する工程と を具備することを特徴とする半導体装置の製造方法。
IPC (1件):
H01L 21/320
FI (1件):
H01L21/88 B
Fターム (49件):
4K029AA06 ,  4K029AA24 ,  4K029BA02 ,  4K029BA11 ,  4K029BA16 ,  4K029BA17 ,  4K029BA34 ,  4K029BA54 ,  4K029BA55 ,  4K029BA58 ,  4K029BC00 ,  4K029BD01 ,  4K029CA05 ,  4K029EA01 ,  5F033HH11 ,  5F033HH18 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR21 ,  5F033RR23 ,  5F033RR29 ,  5F033SS11 ,  5F033SS22 ,  5F033WW02 ,  5F033XX10
引用特許:
出願人引用 (1件) 審査官引用 (3件)

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