特許
J-GLOBAL ID：200903049695710377

半導体装置およびその製造方法

発明者：
梅林 拓

梅林 拓 について

, 
長岡 弘二郎

長岡 弘二郎 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2001-154837
公開番号（公開出願番号）：特開2002-353334
出願日： 2001年05月24日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 DRAMのメモリセルの縮小化に合わせて記憶ノードコンタクトを耐圧限界付近で開口するとともに記憶ノードコンタクトの抵抗上昇の抑制を図り、0.1μm世代DRAMへの対応を図る。【解決手段】 メモリ素子とロジック素子とを同一半導体基板11上に設けた半導体装置であって、メモリ素子とロジック素子との各トランジスタを覆う第2の絶縁膜25に、溝配線構造のビット線34とローカル配線35とが同一の配線形成層で形成され、ビット線34が形成される配線溝26の側壁に第1の窒化シリコン膜からなる第1のサイドウォール30が形成され、これに接続してビット線34上に第2の窒化シリコン膜からなる第1のキャップ絶縁膜36が形成され、ビット線34、34間に第1のサイドウォール30でビット線34と絶縁された記憶ノードコンタクト39が形成されたものである。
請求項（抜粋）：
メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、前記メモリ素子のトランジスタと前記ロジック素子のトランジスタとを覆う絶縁膜に形成した溝配線構造を有するビット線と、前記ビット線と同一の配線形成層で形成されるもので前記絶縁膜に形成した溝配線構造を有するローカル配線とを備えたことを特徴とする半導体装置。
IPC (5件)：
H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 461 ,  H01L 27/108
FI (5件)：
H01L 27/10 461 ,  H01L 27/10 621 C ,  H01L 27/10 681 F ,  H01L 27/08 102 C ,  H01L 27/08 102 D
Fターム (45件)：
5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB06 ,  5F048BB09 ,  5F048BB19 ,  5F048BC06 ,  5F048BC07 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25 ,  5F083AD24 ,  5F083AD48 ,  5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP55 ,  5F083EP79 ,  5F083ER09 ,  5F083ER19 ,  5F083ER30 ,  5F083GA02 ,  5F083GA06 ,  5F083GA09 ,  5F083HA02 ,  5F083JA14 ,  5F083JA35 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083KA01 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083NA01 ,  5F083PR12 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA14
引用特許：
審査官引用 (9件)
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