特許
J-GLOBAL ID：200903074933009962
自己整合コンタクトを有する半導体メモリ装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-265869
公開番号（公開出願番号）：特開2001-102550
出願日： 2000年09月01日
公開日（公表日）： 2001年04月13日
要約：
【要約】 (修正有)【課題】 自己整合コンタクトを有する半導体メモリ装置及びその製造方法を提供する。【解決手段】 ゲート電極(図に平行、図示なし)が形成された半導体基板1上に第1絶縁膜23を形成した後、半導体基板1の活性領域21を露出させる第1開口部(図に平行、図示なし)及び第2開口部25b′をそれぞれ少なくとも一つ以上形成し、各開口部を導電性物質で埋立てて第1パッド層図なし及び第2パッド層25b′を形成する。第1絶縁膜23上に第1層間絶縁膜27を形成した後、第1パッド層の表面を露出させる第3開口部図なしを形成し、これをを埋立てながら、ゲート電極と直交する方向に複数本のビットライン29を形成してその両側壁のみに絶縁性スペーサ33を形成する。第2層間絶縁膜35を形成した後、絶縁性スペーサ33に自己整合させて第2パッド層25b′の表面を露出させるまでの第4開口部37を形成して、これを導電性物質で埋立て、その上にストレージ電極39を形成する。
請求項（抜粋）：
半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第1開口部と第2開口部とがそれぞれ少なくとも一つ以上形成された第1絶縁膜と、前記第1開口部及び第2開口部を各々埋立てる導電性の第1パッド層及び第2パッド層と、前記第1パッド層及び第2パッド層が形成された第1絶縁膜上に形成された第1層間絶縁膜と、前記第1層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第1層間絶縁膜を貫通して前記第1パッド層と電気的に接続する部分を有する複数のビットラインと、前記ビットラインの両側壁に形成された絶縁性スペーサと、前記ビットラインと絶縁性スペーサとが形成された前記第1層間絶縁膜上に形成される第2層間絶縁膜と、前記ビットライン間の前記絶縁性スペーサに自己整合され、前記第2層間絶縁膜及び第1層間絶縁膜を貫通して前記第2パッド層と電気的に接続する部分を有する半導体キャパシタのストレージ電極と、を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 B
, H01L 27/10 621 Z
