特許
J-GLOBAL ID：200903049915290625

配線の遅延調整を可能にする集積回路のレイアウト方法及びそのプログラム

発明者：
武智 彰久

武智 彰久 について

, 
田島 正吾

田島 正吾 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-071512
公開番号（公開出願番号）：特開2003-273221
出願日： 2002年03月15日
公開日（公表日）： 2003年09月26日
要約：
【要約】【課題】レイアウト工程を再度行わずに、タイミングエラーが発生した配線の遅延時間を微調整することができ、レイアウトプロセスのターンアラウンドタイムを短くすることができる方法を提供する。【解決手段】集積回路のレイアウト方法において、チップ上に複数の回路要素とそれを接続する複数の接続配線とをレイアウトする工程と、接続配線から第1の距離離間した領域にダミーパターンを発生する工程と、前記複数の接続配線のうち一部の接続配線に対して、前記第1の距離をそれとは異なる第2の距離に変更する工程とを有する。レイアウト後にダミーパターンを考慮して接続配線の遅延値を求めてタイミング検証した時に、タイミングエラーが発生したパスの接続配線に対して、ダミーパターンまでの離間距離(ダミーパターン禁止領域の幅)を調整して、そのパスの遅延値を修正することができる。
請求項（抜粋）：
集積回路のレイアウト方法において、チップ上に複数の回路要素とそれを接続する複数の接続配線とをレイアウトする工程と、接続配線から第1の距離離間した領域にダミーパターンを発生する工程と、前記複数の接続配線のうち一部の接続配線に対して、前記第1の距離をそれとは異なる第2の距離に変更する工程とを有することを特徴とする集積回路のレイアウト方法。
IPC (6件)：
H01L 21/82 ,  G06F 17/50 658 ,  G06F 17/50 ,  G06F 17/50 666 ,  G06F 17/50 668 ,  H01L 21/3205
FI (8件)：
G06F 17/50 658 M ,  G06F 17/50 658 U ,  G06F 17/50 666 L ,  G06F 17/50 668 M ,  H01L 21/82 W ,  H01L 21/82 C ,  H01L 21/88 S ,  H01L 21/88 Z
Fターム (23件)：
5B046AA08 ,  5B046BA04 ,  5B046CA04 ,  5B046JA01 ,  5F033QQ01 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ48 ,  5F033UU03 ,  5F033UU07 ,  5F033VV01 ,  5F033XX01 ,  5F033XX27 ,  5F064EE03 ,  5F064EE09 ,  5F064EE15 ,  5F064EE19 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH09 ,  5F064HH10 ,  5F064HH11
引用特許：
審査官引用 (6件)
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