特許
J-GLOBAL ID：200903050256521957

半導体装置の製造方法および半導体装置

発明者：
高村 孝士

高村 孝士 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-294592
公開番号（公開出願番号）：特開平10-303423
出願日： 1997年10月27日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】 チャンネル領域の不純物分布の制御性を向上できるようにする。【解決手段】 シリコン基板10にNウエル領域12を形成したのち、シリコン基板10を95%水蒸気雰囲気中で酸化して約30nmの第1犠牲酸化膜14を形成する。その後、第1犠牲酸化膜14を緩衝フッ酸処理によって除去し、続いて再び95%水蒸気雰囲気中で約5nmの第2犠牲酸化膜16を形成する。次ぎに、第2犠牲酸化膜16をイオン注入時の透過膜としてBF2 イオンを打ち込むチャンネルドープを行う。そして、パンチスルー耐性を向上させるAsイオンの打ち込みをしたのち、緩衝フッ酸処理によって第1犠牲酸化膜16を除去する。その後、通常のMOSFETの製造と同様に、ゲート酸化膜18、ゲート電極20、ソース26、ドレイン28を形成して埋め込み型PチャネルMOSFETにする。
請求項（抜粋）：
ソース、ドレインおよびゲートを有する半導体装置の製造方法において、半導体基板の表層部を酸化して犠牲酸化膜を形成する工程と、この犠牲酸化膜を除去する工程と、前記半導体基板の少なくともチャンネルとなる領域に不純物を注入するチャンネルドープ工程と、前記半導体基板の表面にゲート酸化膜を形成する工程と、このゲート酸化膜の上部にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78 ,  H01L 21/265 ,  H01L 21/336
FI (4件)：
H01L 29/78 301 H ,  H01L 21/265 H ,  H01L 29/78 301 P ,  H01L 29/78 301 G
引用特許：
審査官引用 (9件)
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