特許
J-GLOBAL ID：200903050420176425

半導体装置及びその製造方法

発明者：
石川 健治

石川 健治 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2007-039191
公開番号（公開出願番号）：特開2008-205168
出願日： 2007年02月20日
公開日（公表日）： 2008年09月04日
要約：
【課題】垂直トランジスタを用いたCMOSインバータ回路の形成面積を小さくする。【解決手段】半導体基板1上に絶縁分離帯2により画定された素子形成領域5にp型及びn型不純物領域1p、1nを形成し、それらをドレイン領域としその上に立設されたナノワイヤ3をチャネルとするpMOS及びnMOSトランジスタTr1、Tr2が設けられる。素子形成領域5の表面には不純物領域1p、1nとオーミック接合する接続領域4が形成され、トランジスタTr1、Tr2の外側で出力信号用ビア16と接続する。また、トランジスタTr1、Tr2のゲート電極13を接続するゲート電極配線15には、入力信号用のビア17が接続する。このCMOS回路は、2つのトランジスタと2個のビアの形成領域があれば形成できる。【選択図】図1
請求項（抜粋）：
ナノワイヤー又はナノチューブをチャネルとし、前記ナノワイヤー又はナノチューブの周囲にゲート絶縁膜を介してゲート電極が設けられたnMOSトランジスタ及びpMOSトランジスタの直列接続からなるCMOSインバータ回路を備えた半導体装置において、 前記nMOS及びpMOSトランジスタのドレインは、それぞれ半導体基板表面に形成されたn型及びp型不純物領域からなり、 前記n型及びp型不純物領域間は、前記n型及びp型不純物領域とオーミック接続する接続領域を介してオーミック接続され、 前記ナノワイヤ又はナノチューブは、前記n型及びp型不純物領域上にそれぞれ立設され、 前記nMOS及びpMOSトランジスタのソースは、前記ナノワイヤ又はナノチューブの上端に形成され、 前記nMOS及び前記pMOSトランジスタのゲート電極は、ゲート電極配線により接続されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/41 ,  H01L 21/824 ,  H01L 27/11
FI (4件)：
H01L27/08 321B ,  H01L27/08 321G ,  H01L29/44 L ,  H01L27/10 381
Fターム (57件)：
4M104AA01 ,  4M104AA02 ,  4M104AA04 ,  4M104AA06 ,  4M104AA10 ,  4M104BB01 ,  4M104BB21 ,  4M104CC01 ,  4M104CC05 ,  4M104DD43 ,  4M104DD65 ,  4M104DD66 ,  4M104DD84 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104FF01 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG16 ,  5F048AA01 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BA14 ,  5F048BA15 ,  5F048BB01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BD07 ,  5F048BF06 ,  5F048BF07 ,  5F048BF15 ,  5F048BF16 ,  5F048BG12 ,  5F048BG13 ,  5F048CB07 ,  5F083BS02 ,  5F083BS14 ,  5F083BS27 ,  5F083BS46 ,  5F083BS50 ,  5F083GA09 ,  5F083GA10 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA16 ,  5F083PR25
引用特許：
出願人引用 (11件)
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審査官引用 (8件)
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