特許

J-GLOBAL ID：200903050987519889

半導体装置の製造方法

発明者： 柴田 巧 ,  森下 敏之
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-029979
公開番号（公開出願番号）：特開2002-231945
出願日： 2001年02月06日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】 高アスペクト比が得られ、かつトレンチ内壁面近傍の結晶欠陥を十分低減できるようにする。【解決手段】 トレンチ6内にゲート酸化膜7を介してゲート電極8を形成するトレンチゲート構造のパワーMOSFETにおいて、トレンチ形成後、ゲート酸化膜7の形成前に、水素雰囲気下で熱処理を施すという水素アニール処理を行う。例えば、1050°C以上かつ1150°C以下の温度で熱処理を行う。これにより、トレンチ幅を広げなくてもトレンチの側壁面やトレンチ近傍に形成された結晶欠陥を修復することができるため、高アスペクト比が得られると共に、PN接合部でのリーク電流の発生を防止することができ、さらにゲート酸化膜7の破壊耐圧の低下を防止することができる。

請求項（抜粋）：

半導体層(3〜5、31)を有する半導体基板(1、30)を用意し、前記半導体層にトレンチ(6)を形成したのち、前記トレンチ内壁に絶縁膜(7、34)を形成してなる半導体装置の製造方法において、前記トレンチを形成したのち、水素雰囲気下での熱処理を行う水素アニール処理工程を有し、該アニール処理工程の後に前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 21/3065 ,  H01L 21/324 ,  H01L 21/76 ,  H01L 27/12 ,  H01L 21/336

FI (7件)：

H01L 29/78 653 A ,  H01L 29/78 652 R ,  H01L 21/324 X ,  H01L 27/12 F ,  H01L 21/302 N ,  H01L 21/76 L ,  H01L 29/78 658 G

Fターム (18件)：

5F004AA07 ,  5F004DA24 ,  5F004DB01 ,  5F004EB04 ,  5F004EB05 ,  5F004FA01 ,  5F032AA06 ,  5F032AA09 ,  5F032AA35 ,  5F032AA36 ,  5F032AA37 ,  5F032AA39 ,  5F032AA45 ,  5F032AA47 ,  5F032CA17 ,  5F032DA26 ,  5F032DA41 ,  5F032DA74

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-066495   出願人：株式会社東芝
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-185302   出願人：株式会社東芝
• 半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-075342   出願人：株式会社東芝
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-150348   出願人：株式会社東芝