特許
J-GLOBAL ID：200903051007575121

半導体装置およびその製造方法

発明者：
福村 達也

福村 達也 について

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池田 良広

池田 良広 について

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鳴海 俊一

鳴海 俊一 について

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武末 出美

武末 出美 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-314648
公開番号（公開出願番号）：特開2005-085903
出願日： 2003年09月05日
公開日（公表日）： 2005年03月31日
要約：
【課題】 不揮発性メモリを有する半導体装置を小型にする。【解決手段】 複数の第1電極4Gと、これに交差する複数のワード線5と、複数の第1電極4Gの隣接間であって複数のワード線5が平面的に重なる部分に配置された複数の浮遊ゲート電極6Gとを有する複数の不揮発性メモリセルMCを持つAND型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極6Gの各々の断面形状を上記第1電極4Gよりも高い凸状とした。これにより、不揮発性メモリセルMCが微細化されても浮遊ゲート電極6Gを容易に加工できる上、不揮発性メモリセルMCの占有面積を増大させることなく浮遊ゲート電極6Gとワード線5の制御ゲート電極とのカップリング比を向上させることができる。【選択図】 図2
請求項（抜粋）：
半導体基板上に設けられた複数の第1電極と、前記複数の第1電極に対して交差するように前記半導体基板上に設けられた複数の第2電極と、前記複数の第1電極の隣接間であって前記複数の第2電極が平面的に重なる位置に設けられた電荷蓄積用の複数の第3電極とを有する複数の不揮発性メモリセルを備え、 前記第3電極は、前記半導体基板と前記複数の第2電極との間に、前記半導体基板、前記第1電極および前記第2電極に対して絶縁された状態で設けられ、前記半導体基板の主面に対して交差する方向における前記第3電極の断面形状は、前記第1電極よりも高くなるような凸状とされていることを特徴とする半導体装置。
IPC (5件)：
H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371
Fターム (47件)：
5F083EP03 ,  5F083EP23 ,  5F083EP27 ,  5F083EP34 ,  5F083EP35 ,  5F083EP55 ,  5F083ER02 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA09 ,  5F083GA22 ,  5F083GA28 ,  5F083JA04 ,  5F083JA05 ,  5F083JA35 ,  5F083JA39 ,  5F083KA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR01 ,  5F083PR06 ,  5F083PR09 ,  5F083PR39 ,  5F083PR40 ,  5F083PR44 ,  5F083PR54 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA21 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB17 ,  5F101BC12 ,  5F101BD10 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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