特許
J-GLOBAL ID：200903051578702031
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-264935
公開番号（公開出願番号）：特開2008-084471
出願日： 2006年09月28日
公開日（公表日）： 2008年04月10日
要約：
【課題】誤書き込み率の低減を図った半導体記憶装置を提供する。【解決手段】電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第1及び第2の選択ゲートトランジスタとを有するNANDセルユニットを配列してメモリセルアレイが構成されかつ、前記NANDセルユニット内に前記第1及び第2の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される。【選択図】図7
請求項（抜粋）：
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第1及び第2の選択ゲートトランジスタとを有するNANDセルユニットを配列してメモリセルアレイが構成されかつ、前記NANDセルユニット内に前記第1及び第2の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される
ことを特徴とする半導体記憶装置。
IPC (2件)：
FI (5件)：
G11C17/00 611F
, G11C17/00 611A
, G11C17/00 624
, G11C17/00 622E
, G11C17/00 641
5B125BA02
, 5B125BA19
, 5B125CA11
, 5B125CA19
, 5B125DB08
, 5B125DB12
, 5B125DB19
, 5B125DC10
, 5B125EA05
, 5B125EB01
, 5B125EJ08
, 5B125EJ09
, 5B125FA01
, 5B125FA02
, 5B125FA05
, 5B125FA06
出願人引用 (2件)
審査官引用 (6件)
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