特許
J-GLOBAL ID：200903052639911921
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-224922
公開番号（公開出願番号）：特開平11-066871
出願日： 1997年08月21日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】消去後のメモリセルの閾値電圧が所定の電圧以下に低下することがあり、誤書き込みが生じることがあった。【解決手段】ビット線BLE、BLOにはトランジスタQNH3、QNL1を介して第1のセンスラッチ回路S/L1が接続されるとともに、トランジスタQNH4、QNL2を介して第2のセンスラッチ回路S/L2が接続される。メモリセルのデータを消去した後、過消去検知リードし、読み出したデータを第1のセンスラッチ回路S/L1にラッチする。このラッチデータより過消去セルの有無が検知し、過消去セルが有る場合、ソフト書き込みを行い閾値電圧を所定の範囲内に収束させる。
請求項（抜粋）：
少なくとも1つのメモリセルを含むメモリセル部と、前記メモリセル部の一端に接続された第1の信号線と、前記メモリセル部の他端に接続された第2の信号線と、前記第1の信号線に接続され、前記メモリセルの状態を読み出す読み出し手段と、前記メモリセルに記憶されたデータを消去する消去手段と、前記消去手段による消去後、前記メモリセルが過剰に消去されているかを調べる過消去検知手段と、前記過消去検知手段により過剰に消去されているメモリセルが検知された場合、弱い書き込みを行うソフト書き込み手段とを有し、前記過消去検知手段は、前記第2の信号線に第1の基準電位を印加することにより、前記第1の信号線に第1の読み出し電位を出力させ、前記読み出し手段は前記第1の読み出し電位を検知することを特徴とする半導体記憶装置。
IPC (7件)：
G11C 16/02
, G11C 16/04
, G11C 16/06
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 612 D
, G11C 17/00 622 E
, G11C 17/00 634 E
, H01L 27/10 434
, H01L 29/78 371
