特許
J-GLOBAL ID：200903051729316317

半導体装置及びその製造方法

発明者：
荒井 雅利

荒井 雅利 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-117991
公開番号（公開出願番号）：特開2000-311950
出願日： 1999年04月26日
公開日（公表日）： 2000年11月07日
要約：
【要約】【課題】 ロジック部に形成される第1のMOSFET、I/O部に形成される第2のMOSFET及びESD保護部に形成される第3のMOSFETがそれぞれ求められる機能を発揮できるようにする。【解決手段】 第1のMOSFETは、相対的に小さい膜厚を持つ第1のゲート絶縁膜12の上に形成された第1のn型ゲート電極13Aを有すると共に、第1の高濃度不純物層24のチャネル領域側に第1の低濃度不純物層18を有している。第2のMOSFETは、相対的に大きい膜厚を持つ第2のゲート絶縁膜14の上に形成された第2のn型ゲート電極15Aを有すると共に、第2の高濃度不純物層25のチャネル領域側に、不純物濃度が異なる第1の低濃度不純物層19及び第2の低濃度不純物層22を有している。第3のMOSFETは、相対的に大きい膜厚を持つ第3のゲート絶縁膜16の上に形成された第3のn型ゲート電極17Aを有すると共に、第3の高濃度不純物層26のチャネル領域側に第3の低濃度不純物層20を有している。
請求項（抜粋）：
一の半導体基板上に、第1のMOSFETを有するロジック部と、第2のMOSFETを有するI/O部と、第3のMOSFETを有するESD保護部とを備えた半導体装置であって、前記第1のMOSFETは、相対的に小さい膜厚を持つ第1のゲート絶縁膜の上に形成された第1のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に低い電圧で動作するように設定されており、前記第2のMOSFETは、相対的に大きい膜厚を持つ第2のゲート絶縁膜の上に形成された第2のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に第1の低濃度不純物層を有し且つ該第1の低濃度不純物層のチャネル領域側に該第1の低濃度不純物層よりも不純物濃度が低い第2の低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されており、前記第3のMOSFETは、相対的に大きい膜厚を持つ第3のゲート絶縁膜の上に形成された第3のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されていることを特徴とする半導体装置。
IPC (6件)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/78 ,  H01L 21/336
FI (6件)：
H01L 27/08 102 A ,  H01L 27/04 H ,  H01L 27/08 102 F ,  H01L 29/78 301 P ,  H01L 29/78 301 C ,  H01L 29/78 301 L
Fターム (37件)：
5F038BH06 ,  5F038BH07 ,  5F038BH13 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ18 ,  5F038EZ20 ,  5F040DA17 ,  5F040DA19 ,  5F040DA20 ,  5F040DA23 ,  5F040DB01 ,  5F040EC07 ,  5F040EF02 ,  5F040EF11 ,  5F040EM01 ,  5F040EM02 ,  5F040EM03 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FC11 ,  5F040FC17 ,  5F048AA02 ,  5F048AA05 ,  5F048AC01 ,  5F048BB06 ,  5F048BB16 ,  5F048BC06 ,  5F048BC19 ,  5F048BC20 ,  5F048BD10 ,  5F048BG11 ,  5F048CC08 ,  5F048CC10 ,  5F048CC18 ,  5F048DA25
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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